门电路怎样工作第三章 · 从 MOS 管到 TTL 与接口

第三章 · 01 / 基础与二极管门

3.1—3.2 逻辑值、器件模型与二极管门

门电路把实际电压的高、低状态对应为逻辑值，再实现与、或、非等关系。后面的分析分成两个层次：逻辑题问输入与输出是什么关系；电气题问这些电压、电流能否在真实连接中成立。

本讲义沿用正逻辑：较高电平表示 1，较低电平表示 0。先不要把“逻辑 1”固定等同于某一个电压；不同系列的电平要求不同。

二极管先采用什么模型？

二极管正向偏置并达到导通条件时导通；反向偏置时，忽略很小的反向电流，按开路处理。若题目采用硅二极管恒压降模型，导通压降常取约 0.7 V；若明确说理想二极管，则导通压降取零。用哪种模型由题设决定。

与门：任意一个低输入都会钳低输出

图中公共节点由电阻上拉，二极管的阴极分别接输入。按书中例子，输入低电平为 0 V，高电平为 3 V，电源为 5 V。

只要有输入为 0 V，对应二极管就能把公共输出钳在约 0.7 V。只有两个输入均为 3 V，输出才升至约 3.7 V。按该例规定的电平范围转成逻辑值，得到：

或门：任意一个高输入都会抬高输出

下图二极管阳极接输入，公共阴极节点经电阻下拉。任意输入为 3 V，都可使输出约为 2.3 V；两个输入均为 0 V 时，输出被电阻拉到 0 V。因此：

为什么接着还要学 MOS 与三极管门？

二极管门存在电平偏移，输出电压也会受负载影响，多级连接时不能简单认为信号幅度会自动恢复。MOS、TTL 等结构进一步提供逻辑反相、电平恢复和驱动能力。

二极管反向恢复一段是在解释开关并非瞬时完成：正向导通储存的电荷需要消除。当前先理解它对速度的影响，普通稳态逻辑题不必计算载流子分布或反向恢复波形。

第三章 · 02 / CMOS 门电路

3.3.1 MOS 管：控制端与信号通路

做题时先认三个端子：

• G：栅极，负责控制。
• D、S：漏极、源极，是开关接通的两个端子。

G 控制的是 D—S 之间的通路。G 本身没有直接连进这条通路。

为什么还要讲“栅极与通道之间有绝缘层”？因为它解释了两件后面会用到的事：静态栅极电流很小，但切换时仍需要给电容充放电。 至于电子、空穴如何分布，现阶段可以先不深挖。

下面采用教材里的简化符号。你可以切换器件、栅极电压和源极电压：

必须掌握：MOS 管看的是栅源电压，不是栅极对地电压。

对于这里主要使用的增强型 MOS 管：

其中 $V_{SG}=V_S-V_G$，$V_{TN}$、$V_{TP}$ 是开启电压。

假设 NMOS 的开启电压为 1 V：

• G＝5 V、S＝0 V：栅源电压为 5 V，通道形成。
• G＝5 V、S＝4.5 V：栅源电压只有 0.5 V，截止。

同样是“栅极 5 V”，结果可以完全不同。 这就是后面理解传输门的关键。

还要记住：管子导通，不代表输出一定为 1。 输出是什么，要看这只管子接通后，把输出连到了哪里。

书里的特性曲线先掌握用途即可：截止时像断开的开关；充分导通且漏源电压较小时，可以用导通电阻表示。MOS 的“饱和区”是恒流区，不能直接理解成理想闭合开关。 暂时不用推导整套电流公式；遇到器件电流计算题时再深入。

第三章 · 03 / CMOS 门电路

3.3.2 CMOS 反相器：接向电源还是地

它由两只管子组成：

• 上面的 PMOS，接通后把输出拉向电源。
• 下面的 NMOS，接通后把输出拉向地。
• 两只管子的栅极接同一个输入 A。

点一下输入，再勾选“显示开关等效图”：

电源为 5 V 时，按栅源电压判断：

**A＝0：**上面 PMOS 的源极为 5 V、栅极为 0 V，所以接通；下面 NMOS 的栅源电压为 0，所以截止。输出接向 5 V，得到 Y＝1。

**A＝1：**栅极为 5 V，上面 PMOS 截止，下面 NMOS 接通。输出接向地，得到 Y＝0。

因此：

做题必须会的步骤只有三个：判通断 → 找输出通路 → 判高低电平。

合法的高、低输入稳定下来后，一只管子通、另一只关，所以电源到地之间没有持续的低阻通路，静态功耗很小。输入切换时会给电容充放电，也可能短暂出现两管同时导通，因此动态功耗仍然存在。

第三章 · 04 / CMOS 门电路

3.3.3 CMOS 静态特性与噪声容限

输入要求与输出保证值必须分开

输入低电平允许上限记为 $V_{IL(max)}$，输入高电平要求下限记为 $V_{IH(min)}$。输出低电平最差上限为 $V_{OL(max)}$，输出高电平最差下限为 $V_{OH(min)}$。

电压传输特性描述输入电压连续变化时输出怎样变化。稳定的高、低输入使反相器分别落在两个逻辑工作区；转换区的输出对输入变化较敏感，不能把中间电压当作一个额外的可靠逻辑值。

噪声容限是在给电平留余量

例如某题给出输出高电平至少 4.4 V，后级输入高电平至少要求 3.15 V，高电平余量为 1.25 V。不同系列、供电及测试负载下的参数不同；代入本题给的值。

输入电流小与输出带得动多少，是两件事

在正常输入范围内，静态 CMOS 栅极输入电流很小；但输出级导通电阻不为零。拉高时负载电流增大会使输出下降，拉低时负载电流增大会使输出上升，所以要在规定输出电平下检查允许输出电流。

若后级也为 CMOS，稳态输入漏电虽小，切换时仍要给多个输入电容及连线电容充放电。直流电流算得过，不等于延迟和切换速度可以忽略。

静态参数题先列出四个电平，再看电流；器件曲线的用途是说明变化趋势，现阶段不要求把每条曲线上的点背下来。TTL 与 CMOS 的接口在后面用同一套条件计算。

第三章 · 05 / CMOS 门电路

3.3.4 波形与传播延迟：习题 3.4

本节学习 “怎样画输出波形，以及算上延迟后，为什么会多出一个短脉冲”。这直接对应习题 3.4，属于要会做题的内容。

先抓住一句话：逻辑式告诉你输出应该是多少；传输延迟告诉你输出什么时候变成那个值。

对三输入或非门，有：

因此，只有 $A、B、C$ 全为 0，输出才是 1。

画波形时，把所有输入发生变化的时刻当作分界线。每两个分界线之间，输入保持不变，你就把这一段当作一道小真值表题。

下面是我给这个逻辑式配的练习输入，先忽略延迟。可以切换时间段，看这一段的输入和输出。

这里不必每段重新推导一遍公式。直接找：哪几段三个输入都低？这些段的输出就高。

以后遇到与非门、异或门、传输门组成的电路，也用这个办法：先求逻辑关系，再按时间段判断。

现在看书上的 习题 3.4，在辅导书印刷页 187—188。

电路中，A 经过两个反相器，再和 B 一起进入与非门。我把两个反相器的输出分别标为 $X_1、X_2$。

忽略延迟时：

所以：

观察题目输入：**A、B 没有同时为 1 的时间段。**因此，忽略延迟时，Y 一直为 1。

下面可以切换两种情况。横轴数值是为了演示安排的，每个时间单位代表 $t_{pd}$；电路和输入变化顺序对应原题。

选择“每门延迟 $t_{pd}$”之后，重点盯住 $X_2$ 和 B：它们才是与非门真正收到的两个输入。

每个反相器都需要一个 $t_{pd}$ 才能改变输出。A 经过两级，所以：

$X_2$ 的高低变化和 A 一样，但整体晚了 $2t_{pd}$。

两个反相器虽然在逻辑式里能抵消，实际经过的时间还在。

我们只分析第一条虚线处，把这个时刻叫作 $t_0$。此时 A 从 1 降到 0，B 从 0 升到 1。

1. **刚到 $t_0$：**B 已经变成 1，但 $X_2$ 还没来得及跟着 A 下降，仍然是 1。与非门暂时收到了两个 1，因此它的输出应该变成 0。

2. **到 $t_0+t_{pd}$：**与非门自身的延迟过去了，Y 才下降到 0。

3. **到 $t_0+2t_{pd}$：**A 的下降终于传过两个反相器，$X_2$ 下降到 0。与非门的输入变成了“0、1”，输出应该恢复为 1，但还要再等它自己的延迟。

4. **到 $t_0+3t_{pd}$：**Y 恢复为 1。

所以这个低电平脉冲的宽度是：

**注意：宽度是 $2t_{pd}$，不是 $3t_{pd}$。**前面的一个 $t_{pd}$ 是等待脉冲开始的时间。

第二次 A 下降、B 上升时，同样会出现一个低脉冲。

而 A 上升、B 下降时，B 先变成了 0。此后即使 $X_2$ 还没变化，与非门也不会收到两个 1，所以不会因此产生低脉冲。

这类题你需要掌握的做题步骤是：

• **不计延迟：**先求逻辑式，再按输入变化时刻分段判断输出。
• **计入延迟：**保留每一级门，逐级画中间节点的波形；每经过一级，按题目给定的延迟向右移。
• **最后一级有多个输入：**比较它实际收到的各路波形，再算输出；不能把最终答案统一向右挪一下就结束。

前面讲负载电容充放电，是为了让你理解门电路为什么不能瞬间改变输出。做这道题，只需要会使用题目给出的 $t_{pd}$，暂时不需要推 MOS 电流公式或 RC 充放电公式。

这次学到的标准就是：能解释为什么“原始 A、B 从未同时为 1”，Y 却仍会出现低脉冲，并算出它的开始、结束和宽度。

第三章 · 06 / CMOS 门电路

3.3.4 CMOS 功耗：习题 3.5、3.6

这些内容有计算题用途，需要掌握；但可以和“识别逻辑功能”分开练。

拿 3.5 举例，代入题目给的数值：

所以总功耗为 1.11 mW，平均电源电流为：

这类题先会代公式和单位换算即可。 电容充放电的积分推导，是为了说明公式从哪里来；目前不必把推导背下来。$C_{PD}$ 是计算内部动态功耗的等效参数，不是一只需要你在图中找到的实体电容。

最后再做一道参数题：习题 3.6，已知总功耗，反求功耗电容。

题目给出：

要求的是功耗电容 $C_{pd}$。

这种题的顺序是：先从总功耗里扣掉静态功耗，再用动态功耗求电容。

静态功耗：

动态功耗：

根据本书使用的公式：

移项：

代入时，把单位换成 W、Hz、F：

得到：

辅导书这一处印的是“约 13 pF”，与它列出的算式不符。按题面数据，应得到约 23 pF。 即使先将动态功耗四舍五入为 1.54 mW，结果也仍约为 23 pF。

这类题容易错在三处：

• 用总功耗直接代替动态功耗，漏掉扣除 $P_S$。
• 忘记最后减去负载电容 $C_L$。
• 混用 mW、kHz、pF，没有处理单位。

$C_{pd}$ 是描述门电路内部动态功耗的等效参数。为了做这道题，你需要知道它和外部负载电容一起参与功耗计算；暂时不需要把内部每一项损耗都拆出来推导。

第三章 · 07 / CMOS 门电路

3.3.5 与非门、或非门的串并联通路

先记两个电路规则：

串联：全部接通，整条路才通。
并联：有一支接通，整条路就通。

下面画的是 MOS 管的开关等效电路。P_A 表示由 A 控制的 PMOS，N_A 表示由 A 控制的 NMOS。

与非门：上面 PMOS 并联，下面 NMOS 串联。

只有 A、B 都是 1，下面两只 NMOS 才都接通，输出才被拉到地。因此：

或非门：上面 PMOS 串联，下面 NMOS 并联。

A、B 只要有一个为 1，下面就出现通向地的路径，输出就是 0。因此：

这里的“＋”表示逻辑或。

**学到什么程度算够：**给你一个由 MOS 管组成的陌生电路，你能逐级找出反相器、与非门、或非门，并给中间节点写表达式。这就是习题 3.7 的主要解法。

第三章 · 08 / CMOS 门电路

3.3.5 复合门：先找输出为零的条件

对正常工作的静态互补 CMOS 门，在理想逻辑模型下：

• 下拉网络存在输出到地的完整通路，输出为 0。
• 下拉网络没有完整通路，上拉网络接通，输出为 1。

因此，你可以先写出：

什么条件下，输出会被拉到 0？

然后将这个条件取反，就是输出逻辑式。

看下面这个自编电路。上面是 PMOS 上拉网络，下面是 NMOS 下拉网络。图中的 ON、OFF 按理想开关模型标记，用来判断完整通路。

下面有两条并联支路：

一条支路是 A、B 控制的两只 NMOS 串联。两只都接通，才形成完整通路，所以条件是：

另一条支路只有 C 控制的一只 NMOS，它接通的条件是：

两条支路并联，任意一条通，就能把输出拉低。因此：

最后取反：

这里最容易漏掉的是最后这个“非”。

串联对应“同时满足”，并联对应“任一满足”；从下拉网络得到的是输出为 0 的条件。

你可以切换图中的输入，验证三个情况：

• A=1、B=0、C=0：AB 支路被 B 截断，C 支路也断开，输出为 1。
• A=1、B=1、C=0：AB 支路接通，输出为 0。
• A=0、B=0、C=1：即使 AB 支路断开，C 支路也能单独把输出拉低。

这比一开始就列八行真值表更省力。

也可以用上拉网络复核：A、B 两只 PMOS 并联，再与 C 控制的 PMOS 串联。上拉接通条件为：

根据德摩根定律：

两种分析得到同一个结果，说明判断一致。

第三章 · 09 / CMOS 门电路

习题 3.7(a)：逐级认门与写式子

这次练 3.7(a)：从一堆 MOS 管中识别小电路，再逐级写逻辑式。

做这类题，最重要的不是记住整张图，而是会拆。

① 先找反相器，再看剩下的网络。

在本题中，下面这种连接可以认成反相器：

• 上面 PMOS 接电源，下面 NMOS 接地。
• 两只管子的栅极接同一个输入。
• 两只管子的漏极连接，作为输出。

输入 A 经过它，输出就是 A′。B、C 同理。

书上的 3.7(a) 可以拆成：输入端的三个反相器、中间的三输入与非门、输出端的一个反相器。

下面把这些小块画出来了。你可以切换到“中间与非门的 MOS 结构”，对照看它为什么是与非门：

② 为什么中间是与非门？先看通向地的那条路。

把三个输入暂时叫作 $X_1、X_2、X_3$，中间输出叫 Z。

切换到 MOS 结构，可以看到：Z 到地之间，有三只串联的 NMOS。

NMOS 在对应输入为 1 时接通。串联通路要求每只都接通，因此：

时，Z 才能通过这三只管子接向地，得到 Z＝0。

只要有一个输入为 0，对应的 NMOS 就截止，下拉通路断开；同时，对应的 PMOS 接通，把 Z 拉向电源，得到 Z＝1。

所以：

这就是三输入与非门。

这里必须掌握的是“通路条件”。 不要只记“三只管子就是某种门”，要看它们是串联还是并联，以及这条路把输出接向哪里。

③ 回到整道题，给每一级输出起名字。

切回“整题等效逻辑图”。从左往右写，先处理三个输入反相器：

再处理中间的与非门：

注意，Z 还不是最终输出。右边还有一个反相器。

因此：

最后用德摩根定律：

所以，整道题实现的是三输入或非功能。

中间的小块是与非门，整道题的功能却是或非。这两者分别描述不同范围，做题时要分清。

④ 用两组输入检查，防止取反写错。

先试 A＝B＝C＝0。

三个输入经过反相器，都变成 1。中间与非门输出 Z＝0，再经过最后的反相器：

再试 A＝1、B＝C＝0。

三个中间输入为：

中间与非门的下拉通路被第一只 NMOS 截断，Z＝1。最后再反相：

这与或非功能一致：三个输入全部为 0，输出才为 1；任意一个输入为 1，输出就是 0。

你可以点图中的 A、B、C，检查另外几种情况。

⑤ 这道题最容易出错的三个地方。

漏掉最后一个反相器。

认出中间与非门就停下来，会把 Z 当成 Y，答案少取反一次。

把取反范围看错。

$\overline{A^{\prime }{B}^{\prime }{C}^{\prime }}$ 表示整个乘积取反，不是只把其中一个字母取反。写式子时，横线必须盖住它作用的全部内容。

数整张图有几个反相器，然后凭奇偶猜结果。

三个输入分别经过不同的反相器，不能把它们当成同一条线上串联的三次取反。必须沿各自的信号路径逐级分析。

真正需要练熟的是这个顺序：

1. 划出反相器、与非门等基本小块。
2. 给中间节点命名。
3. 从输入到输出逐级写式子。
4. 代入一两组输入检查。

这道题暂时不用 MOS 电流公式、导通电阻和电容。 因为它只问逻辑功能，按高、低输入判断通路已经足够。那些参数是为输出电压、驱动能力和延迟计算服务的，遇到相应题型再用。

最后做一个小改动：如果去掉最右边的反相器，把 Z 直接作为输出，会变成什么功能？

刚才已经得到：

利用德摩根定律：

于是变成三输入或门。

你能独立写出这道原题和“去掉末级反相器”的结果，就掌握了这类题最关键的分析方法。

第三章 · 10 / CMOS 门电路

习题 3.7(b)、(c)：缓冲级与禁止输入

原图虽然画了很多 MOS 管，但做逻辑功能题时，先认出这些基本结构就够了：

• 一只上拉 PMOS、一只下拉 NMOS，共用输入：反相器。
• 下拉 NMOS 串联、上拉 PMOS 并联：与非门。
• 下拉 NMOS 并联、上拉 PMOS 串联：或非门。

然后给各级输出取名字。先写中间节点，最后再化简，别试图直接从整张图猜最终答案。

下面把原题改画成门级等效图，可以切换 (b)、(c)。图中方框内“&”加输出圆圈表示与非门，“≥1”加输出圆圈表示或非门。

先看 3.7(b)。电路包含三个输入反相器、一个三输入或非门，以及末端两个反相器。

输入经过前三个反相器，得到：

它们进入或非门，所以中间输出：

再经过第一个输出反相器：

再经过第二个：

因此：

用德摩根定律化简：

整张电路实现的是三输入与门，只有 A、B、C 全为 1 时，输出才为 1。

这里有两个需要掌握的点。

第一，看到中间有或非门，不能直接说整个电路就是或非门。 它接收到的输入已经被取反，后面也还有器件，必须沿信号走完。

第二，连续两次反相，在逻辑值上可以抵消。 但做传播延迟题时，两只真实的反相器仍然存在，延迟也仍然存在。

教材讲缓冲级，是为了说明为什么实际电路中会出现这些额外反相器：它们可以改善电气特性。你目前不用把每个缓冲级的器件参数都算一遍，但必须把它造成的反相计入逻辑式。

再切到 3.7(c)。这题最值得练的是逐级写式子。

前面两个与非门分别输出：

U、V 进入第三个与非门：

根据德摩根定律：

这一步要练熟：两个与非结果再进入一个与非门，可以得到“与或”结果。

接下来 P 与 INH 进入或非门：

后面连续两个反相器，最终逻辑值仍为 Q：

也可以写成：

第二种形式，更容易看出 INH 的作用：

• INH=0： $Y=\overline{AB+CD}$，由 A、B、C、D 决定。
• INH=1： $Y=0$，其他输入怎样变化都不能让输出变成 1。

INH 在这里是普通逻辑输入。它通过或非运算强制输出为 0。

这和前面学的三态门不同：三态门禁止输出时会停止驱动，标记为 Z。不能看到“禁止”“使能”这类名称，就直接认定输出是 Z；要看电路结构或题目给出的功能。

例如，令 A=1、B=0、C=0、D=1：

此时 INH=0，输出为 1；INH=1，输出就变为 0。图中可以直接验证。

第三章 · 11 / CMOS 门电路

基本门怎样接成反相器：习题 3.3

这类题的目标很明确：

也就是 A=0 时输出 1，A=1 时输出 0。你要通过接线，让原来的门满足这两个条件。

下面可以切换门类型、第二个输入端的接法，再切换 A 检查：

与非门有两种接法。

原式为：

把第二个输入接逻辑 1：

或者，把两个输入并接到 A：

因为布尔运算中 $AA=A$，所以两种接法都成立。

但如果第二个输入接 0：

输出就被固定为 1，失去了反相功能。

或非门也有两种接法。

原式为：

第二个输入接 0：

或者两个输入并接到 A：

因为 $A+A=A$。

但如果第二个输入接 1：

输出恒为 0，也不能当反相器。

异或门要把第二个输入接 1。

异或的规律是：两个输入不同，输出 1；相同，输出 0。

因此：

这里特别容易照搬前面的接法，把两个输入并接。这样得到的是：

异或门两个输入并接，输出恒为 0，不是反相器。

还要记住：

所以，异或门的一端接 0，相当于让另一路信号原样通过；一端接 1，才把另一路取反。

这道题需要达到的程度是：看到接法，能把固定值或重复变量代入原逻辑式，判断最终功能。 不必重新分析每只 MOS 管。

第三章 · 12 / CMOS 门电路

多输入门的闲置输入怎样处理

注意，目标变了。刚才要把门改成反相器；现在要让多余输入不改变 A、B 原本的运算。

看这个自编接线练习：

以三输入与非门为例：

想保留二输入与非功能：

那么 C 就应该接 1：

如果 C 接 0：

A、B 怎样变化都没用了。

再看三输入或非门：

想保留二输入或非功能，就把 C 接 0：

如果 C 接 1，输出就恒为 0。

这些接法来自两个最基本的关系：

因此，为了保留其余输入的原有运算：

• 与门、与非门：多余输入接 1。
• 或门、或非门：多余输入接 0。
• 异或门：多余输入接 0，因为 $X\oplus 0=X$。

这里就能看出，为什么不能背成“异或门多余端一律接 1”。

改成反相器时接 1；保留原有异或运算时接 0。接法取决于题目的目标。

如果有两个多余输入，也分别接对应的中性值。例如四输入与非门只使用 A、B：

令 C=D=1，就得到：

CMOS 多余输入不能因为“不用”就悬空。

它仍然接着内部 MOS 管的栅极，仍然参与逻辑运算。输入电流很小，只表示它不需要持续吸取很大的电流；这不能保证悬空时自动成为 0 或 1。

再分清两个情况：

• 一只门正在使用，只是某些输入没用到： 按目标功能给这些输入规定电平。
• 整只门都没使用： 输入也应固定在合适的确定电平，使它保持稳定状态；它的输出可以不连接负载。

所以，输入端不应悬空，与输出端可以不接负载，是两回事。

第三章 · 13 / CMOS 门电路

3.3.5 OD 输出与上拉电阻：习题 3.9、3.10

OD 输出的关键特点是：输出级只有向地拉低的管子，没有主动向电源拉高的那只管子。

所以输出管截止时只是“释放输出”，需要外接上拉电阻才能得到可靠的高电平。

点一下下面两只输出管，也可以撤去上拉电阻：

两个 OD 输出接在一起时：

• 任意一个拉低，公共输出就是 0。
• 两个都释放，上拉电阻才能把公共输出拉高。

因此实现线与：

这里允许直接相连的是 OD 输出，普通 CMOS 互补输出不能照搬这种接法。

上拉电阻计算题要抓两个限制：

**R 太大：**漏电流和负载输入电流在 R 上产生较大压降，高电平不够高，因此得到 R 的上限。

**R 太小：**输出拉低时流过输出管的电流太大，因此得到 R 的下限。

教材使用的计算形式是：

其中 n 数的是并联 OD 输出的个数，m、m′ 数的是负载输入端。3.9、3.10 的重点是分别检查高、低两种状态，并正确数电流。

本节接着把 OD 门的上拉电阻计算做明白，直接对应习题 3.9、3.10。

你要掌握的是：**电阻太大，高电平可能不够高；电阻太小，拉低时的电流可能超过 OD 管的能力。**所以最后求出的是一个允许范围。

先回忆一下：OD 输出管导通时，把公共输出拉低；截止时，释放输出，由上拉电阻把它拉高。

下面重画了两道题的电路，可以切换题目、输出状态和电阻。

先选“习题 3.9”。

左边是 两个 OD 门输出并联。右边有三个负载门，每个门的三个输入端都接到公共输出，因此：

**这里必须数接入的输入端。**每个输入端都有输入电流，一个三输入门的三个端口都接上，就要算三份电流。

先算 “电阻最大能取多少”。

考虑所有 OD 管都截止、公共输出应该为高电平的情况。

题目给出：

• 每个 OD 管截止时，最大漏电流为 $5\mu A$。
• 每个负载输入端，高电平输入电流最大为 $1\mu A$。

上拉电阻要供给这些电流，所以最坏情况下：

有电流经过电阻，就有压降。公共输出电压为：

题目要求高电平至少达到 $4.4V$，所以电阻上的压降最多只能是：

因此：

得到：

这就是上限的来源：漏电流和输入电流经过上拉电阻；电阻越大，压降越大，输出高电平越低。

在图中保持“全部 OD 管截止”，把电阻改为 $50k\Omega$，就能看到高电平为什么不满足要求。

再算 “电阻最小能取多少”。

考虑只有一个 OD 管导通、由它负责把公共输出拉低的情况。

虽然有两个 OD 门并联，但可能只有一个导通。因此不能把允许电流乘以 2。

题目说：单个 OD 管在输出低电平不超过 $0.33V$ 时，允许的最大灌电流是 $5.2mA$。

“灌电流”在这里就是：从公共节点流入 OD 输出管、再流向地的电流。

它需要接住两部分电流：

1. 从电源经过上拉电阻流下来的电流。
2. 从负载输入端流出来的电流。

第二部分容易弄反。题目给的低电平输入电流是：

负号表示：按题目规定的电流方向，低电平时电流从负载输入端流出来。九个输入端合计流出 $9\mu A$，最后也要由这个 OD 管接住。

在 $v_O=0.33V$ 的边界上，必须满足：

移项得到：

**分母为什么是减号？**因为 $5.2mA$ 是总额度，先扣掉负载流来的电流，剩下的额度才留给上拉电阻。

所以，电阻太小会使上拉电流太大，单个 OD 管就可能无法保证规定的低电平。

在图中切到“仅 G₁ 的 OD 管导通”，再把电阻改为 $0.5k\Omega$，观察需要灌入的电流。

习题 3.9 的允许范围约为：

例如 $10k\Omega$ 就能同时满足这两项要求。

现在切到 习题 3.10，用同一个方法迁移过去。

这次左边有四个 OD 输出。右边是两个四输入门，加两个反相器，接入的输入端总数为：

高电平时，上拉电阻需要供给的最大电流为：

因此上限变成：

低电平仍按只有一个 OD 管导通计算：

所以这题的范围约为：

它还要求写公共输出 Y 的逻辑式。每个 OD 与非门分别输出：

只要其中一个拉低，公共输出就低；全部释放，公共输出才高。因此“线与”是各个门的输出相与：

用德摩根定律合并：

这轮学到的标准是：**能数对输入端，能分别列出高电平压降和低电平灌电流的不等式。**这些题用欧姆定律和电流相加就能做，不需要再推 MOS 管的电流特性曲线。

对应教材印刷页 88，以及辅导书印刷页 190、192—193。

第三章 · 14 / CMOS 门电路

单只 MOS 传信号：为什么会损失电平

继续。这次补上一个关键问题：既然 NMOS 能当开关，传输门为什么还要并联一只 PMOS？

因为在通常的栅极控制电压下，NMOS 擅长传低电平，PMOS 擅长传高电平。 两者并联，才能把高、低电平都传完整。

这部分对做题有两个用途：一是计算单只 MOS 开关的输出电压；二是解释 CMOS 传输门为什么采用两只管。先不用推导完整的漏极电流公式。

先看一个算例：电源 5 V，阈值电压大小 1 V。 输出只接电容，没有直流负载；传高电平时，输出从 0 V 开始上升。这是固定阈值的近似模型，1 V 是示例值，实际做题要用题目给出的阈值。

图里可以切换管子、电平，以及充放电过程：

先选“单只 NMOS”，输入选 5 V。为什么输出近似只能升到 4 V？

NMOS 的栅极接 5 V，但导通条件是：

在这个充电过程中，输出端电位低于输入端，它作为源极，所以：

于是，输出越升高，维持导通的电压差越小：

• 输出刚开始为 0 V，$V_{GS}=5\text{ V}$，能导通并给电容充电。
• 输出升到 2 V，$V_{GS}=3\text{ V}$，仍能继续充电。
• 输出接近 4 V，$V_{GS}$ 接近阈值 1 V，充电能力趋近于零。

因此得到近似极限：

必须抓住这个因果关系：输出上升 → 源极电压上升 → $V_{GS}$ 减小 → 接近截止。

这就是“NMOS 传弱 1”的含义：传出的高电平比输入低了一截。它没有把 1 反相成 0。 这个电压能否被后级认作逻辑 1，还要与后级的 $V_{IH}$ 比较。

再把 NMOS 的输入切成 0 V，它为什么能把输出拉到 0 V？

此时输入端是电位较低的一端，作为源极，保持在 0 V：

输出电容放电时，这个电压差不会随输出下降而缩小到阈值，因此可以一直放电到接近 0 V。这叫 NMOS 传强 0。

这里有个看图习惯要建立：不要把图上左边或右边固定认成源极。 在本节这类源漏对称的集成 MOS 开关分析中，NMOS 按较低电位端取源极，PMOS 按较高电位端取源极。

PMOS 的情况正好互补。把图切成“单只 PMOS”。

它的栅极接 0 V，导通看：

传 5 V 时，输入端作为源极，保持在 5 V，因而 $V_{SG}=5\text{ V}$，可以把输出充到接近 5 V，称为 传强 1。

传 0 V 时，输出从 5 V 向下放电，输出端作为源极：

输出越低，$V_{SG}$ 越小；接近阈值 1 V 时，放电能力趋近于零，所以：

这叫 PMOS 传弱 0：低电平没能降到接近地电位。

现在切成“CMOS 传输门”，两只管并联的意义就明确了。

• 传低电平，NMOS 可以把输出拉到接近 0 V。
• 传高电平，PMOS 可以把输出拉到接近 5 V。
• 在一定的中间电压范围，两只管都能导通。

所以，“传输门接通”不要求两只管始终同时导通。 图中输出达到 5 V 时，NMOS 已截止，但 PMOS 仍提供通路；传输门整体依然接通。

做题时，把分析分成两种：

题目给单只 MOS、栅极电压和阈值，让你求输出电压： 必须写 $V_{GS}$ 或 $V_{SG}$，判断输出变化是否会使管子接近截止。不能只凭“栅极为高电平”就把 NMOS 当成永远闭合的理想开关。

题目给完整 CMOS 传输门，让你求逻辑函数或画理想波形： 按控制端判断接通、断开，再沿数据通路找输出。不要给整个传输门凭空扣掉一个阈值电压。

这一轮需要掌握到：能解释 NMOS 的强 0、弱 1，PMOS 的强 1、弱 0；能用栅源电压算近似极限；知道两者并联如何互补。 体效应、漏电流和精确充放电时间会修正实际结果，目前不影响这组基础题的解题方法，可以先不展开。

对应教材第 89—90 页的传输门结构与导通条件。

第三章 · 15 / CMOS 门电路

3.3.5 CMOS 传输门：第 89—91 页精读

“互补性”在这里不是一个需要背定义的空词，而是说：

• NMOS 能把低电平传到接近 0 V，但传高电平可能损失一个阈值电压。
• PMOS 能把高电平传到接近电源电压，但传低电平可能不能降到 0 V。

于是，把它们的源漏通路并联：传低电平时由 NMOS 提供良好的通路，传高电平时由 PMOS 提供良好的通路。

这里的“并联”必须看准：并联的是两条传送信号的源漏通路；两个栅极分别接互补控制信号。

这一句需要理解，因为它回答了“为什么不能只用一只 MOS 管”。

第 1 段，第 2 句把传输门称为构成逻辑电路的“基本单元”。

意思是，传输门本身主要负责控制一条信号通路是否接通。把它与反相器等器件组合，可以实现更多功能。

这句话是在交代它的地位。现在不用因此提前学完整的寄存器、计数器；先把传输门本身的控制规律学会。

第 2 段，第 1 句规定了图中两只管的身份：T₁ 是 NMOS，T₂ 是 PMOS。

它们都是增强型 MOS 管，仍然使用之前的导通条件：

后面课本的各种不等式，都是从这两个条件得到的。

先看重画的结构。可以切换信号电压、控制端，也可以切换为 TG 符号：

图中为看清通路，省略了衬底接线；课本原图中，PMOS 衬底接电源，NMOS 衬底接地。

第 2 段，第 2 句解释“源极和漏极在结构上完全对称”，以及栅极引出端的画法。

这句话有两个层次。

首先，在本节讨论的这种集成 MOS 开关结构中，两端可以根据工作时的电位关系交换源、漏角色。因此，分析时不能把“画在左边”永远认成源极。

在课本随后采用的“左侧接正输入电压、右侧接对地负载”的情况下：

• PMOS 的输入侧电位较高，作为源极。
• NMOS 的输出侧电位较低，作为源极。

所以图 3.3.37 中，同样是左边输入、右边输出，两只管的 S、D 标注方向却不同。

其次，栅极引出端画在中间，是符号画法的说明。栅极仍然是控制端，不是信号通路上的一个中间节点。

做题要掌握源漏角色与电位的关系；栅极引出线具体画在哪里，认识即可。

第 2 段，第 3 句说明两只管的源漏端连接起来，作为输入、输出端。

把它翻译成电路连接关系，就是：

两只管都跨接在同一对信号节点之间。

因此，只要其中一只提供导电通路，信号就能从这对节点之间传递。

这也是为什么后面判断传输门接通时，课本说“至少有一个导通”，而不是要求两只始终同时导通。

第 2 段，第 4 句规定 C、C′ 是“互补的控制信号”。

这里的撇号表示取反：

所以正常控制时只有两种组合：

或者：

其中，逻辑 1 对应控制端的高电平 $V_{DD}$，逻辑 0 对应 0 V。

注意区别：

• C、C′ 决定通路是否接通。
• $v_I$ 是通路要传递的信号电压。

输入信号可以是 0 V、5 V，也可以是 2.5 V。它不必与控制端同电平。

这一段的连接关系必须看懂，否则容易把控制信号误当成被传递的数据。

第 3 段设置了分析条件：一端接正电压 $v_I$，另一端接负载电阻 $R_L$。

这里先看图 3.3.37：负载电阻从输出端接到地。

这只电阻会影响两件事：

1. 接通时，它与传输门的导通电阻产生分压。
2. 断开时，它把输出节点拉向地。

所以，课文后面出现“输出为 0”，不能漏看这只电阻。

课本把并联结构拆成两个管的工作图，是为了分别判断它们的源极电位与栅源电压。拆开画是分析方法，实际两只管仍然并联在同一对节点之间。

第 90 页开头，第 1 句分析 C=0、C′=1 时的情况。

此时：

• NMOS 栅极接 0 V。
• PMOS 栅极接 $V_{DD}$。

课本同时限定：输入信号在 $0~V_{DD}$ 范围内。

对 NMOS，信号端没有低于地的电位，栅极又是 0 V，不能形成超过正阈值的 $V_{GS}$。

对 PMOS，信号端没有高于电源的电位，栅极又接电源，不能形成足够大的 $V_{SG}$。

因此，两只管都截止，输入与输出之间近似开路。

这就是 C=0 时传输门关闭的来源。 它不是因为“输入信号为 0”，而是因为控制端让两条通路都截止。

课本写的高阻数量级 $>{10}^9\Omega$，是在说明它可以近似看作开路。做基础逻辑题，重点是认识“高阻、通路断开”；不必把这个数当作所有传输门的固定参数。

这里的 $0~V_{DD}$ 也是分析前提，不能随意删除。

接着第 2 句分析 C=1、C′=0，并先加上 $R_L$ 远大于导通电阻这个条件。

此时：

• NMOS 栅极接 $V_{DD}$。
• PMOS 栅极接 0 V。

但这句话没有直接结束，它还强调负载电阻足够大。

为什么？

因为负载电阻大，传输门上的分压小，才能近似认为：

后面用输入电压 $v_I$ 判断 NMOS 状态，正是利用了这个近似。

先展开 NMOS 的导通范围。

在图 3.3.37 的接法中，NMOS 的源极是输出端，因此：

利用 $v_O\approx v_I$：

要求它导通：

移项得到：

这就是课本写出的 NMOS 导通范围。

它的含义是：输入电压比较低时，NMOS 的栅源电压比较大，能够导通。

这里不要直接背“不等式方向”。你要能从 $V_{GS}=V_G-V_S$ 推出来。

再展开 PMOS 的导通范围。

PMOS 的源极是输入端，栅极为 0 V，所以：

导通要求：

因此：

含义是：输入电压比较高时，PMOS 有足够大的源栅电压，能够导通。

课本把 PMOS 阈值写成绝对值，是因为若使用 $V_{GS}$ 的符号约定，PMOS 的阈值为负。我们用正的 $V_{SG}$ 来分析，得到的是同一条导通规则。

这一句里的两个不等式，是本段最需要真正理解的内容。

用图中的示例值：

就得到：

• 输入低于 4 V 时，NMOS 能导通。
• 输入高于 1 V 时，PMOS 能导通。
• 在 1～4 V 的中间区域，两只都能导通。

等号处属于阈值边界，不能把它当作具有充分导通能力的状态。

这一段最后一句由此得出：信号在正常范围内变化时，至少有一只管提供通路，传输门接通。

两只管各自覆盖一部分信号范围，合起来覆盖所需的传递范围，这就是前面“互补性”的具体体现。

课本写低阻数量级 $<1\text{ k}\Omega$，是在与关闭时的高阻作比较。接通电阻小，但不等于严格为 0。 后面分压公式就是为了处理它的影响。

做题需要掌握：C=1 时传输门接通，但不能据此说两只 MOS 管在任何输入电压下都同时导通。

接下来一段讲“输入端和输出端可以互易”，也就是双向性。

它的意思是，通路接通后，信号端没有固定的传递方向。

你可以在第一张图中勾选“交换输入、输出端”：

• 电压源改接另一侧。
• 负载电阻移到新的输出侧。
• 栅极的 C、C′ 控制连接保持原样。

它仍然可以传递信号。

双向性描述的是两个信号端；控制端仍然负责控制开关。 不能把 C 当作第三个数据端一起交换。

这一点需要掌握，题目可能把传输门转个方向画。不能因为输入画在右边，就认为电路不能工作。

再下一段列举异或门、数据选择器、寄存器、计数器等应用。

这句话是在告诉你：传输门负责控制数据通路，配合反相器等基本电路，可以组成更大的逻辑电路。

这些名称现在理解用途即可。课本接下来只具体示范异或门，并没有要求你在这一段立刻设计完整的寄存器、计数器。

接着课本进入图 3.3.38：用两个反相器、两个传输门构成异或门。

这里严格按课本这幅图的连接分析：

• TG₁ 的带圈控制端接 A，不带圈端接 A′。
• TG₂ 的带圈控制端接 A′，不带圈端接 A。
• 上路数据是 B，下路数据是反相器产生的 B′。

因此：

下面是对应的电路：

课本先列 A=1、B=0。

A=1，使 TG₁ 关闭、TG₂ 接通。输出选择下路 B′。

由于 B=0：

注意，TG₂ 只是把已经产生的 B′ 传过去，取反动作来自前面的反相器。

第二种情况是 A=0、B=1。

A=0，使 TG₁ 接通、TG₂ 关闭。

输出选择上路 B：

第三种情况是 A=B=0。

A=0，仍然选择上路 B：

第四种情况是 A=B=1。

A=1，选择下路 B′：

这样四种情况都覆盖了：输入不同时输出 1，相同时输出 0。

下一句因此得出异或关系：

也可以直接从两条选路写出：

这部分必须会做。遇到新的传输门逻辑图，方法仍然是：先判断哪一路接通，再判断那一路的数据是什么。

TG₁、TG₂ 只是编号，不能凭编号记接通条件。

课本接下来讲传输门的另一个用途：作为“模拟开关”。

“模拟”在这里指可以传递连续变化的电压，例如 1.2 V、2.3 V、3.7 V，而不只是逻辑 0、1。

课本说一般逻辑门无法实现这种传递，意思是：

一般数字逻辑门按逻辑条件产生输出，并不会像闭合开关一样，让输出原样跟随任意连续输入电压。

例如，不能要求普通与非门把输入的 2.3 V 原样送到输出端。

随后一句说明，模拟开关的基本电路由传输门和一个反相器组成。

为什么需要反相器？

因为外部只提供一个控制信号 C，但传输门内部需要：

反相器负责产生互补控制。

于是，对外可以简化成一个具有单控制端的 SW 开关符号。课本中的 SW，就是 switch 的缩写。

下面可以切换结构图和分压等效图：

这里依然要分清：

• C 是决定接通、断开的数字控制信号。
• $v_I$ 是被传递的电压，可以连续变化。

课本随后说它也是双向器件，原因仍然是传输门信号通路的双向性。

下一段先假定输出接负载电阻 $R_L$，并把开关导通电阻记为 $R_{TG}$。

$R_{TG}$ 表示信号经过接通的传输门时，看到的等效电阻。

两只管都导通时，两条导电通路并联；只有一只主要承担传递时，等效通路主要由那一只提供。

做这一段的分压题，如果题目直接给了 $R_{TG}$，就使用这个给定值，不需要另外猜每只管的电阻。

然后课本说 C=0 时开关截止，得到 $v_O=0$。

这个结论有明确的电路前提：输出端通过 $R_L$ 接地。

开关截止后，输入无法通过开关驱动输出；忽略漏电流，输出被负载电阻拉到地：

所以这里不能只背成“传输门关闭，输出就是 0”。

正确的因果关系是：

开关关闭，输入通路断开；输出端仍有对地电阻，所以输出接近 0 V。

这句必须理解，因为它直接关系到断开状态的判断。

下一句给出 C=1 时的输出电压，即式（3.3.10）。

开关接通后，把实际通路看成导通电阻 $R_{TG}$，它与 $R_L$ 串联。

电流为：

输出是负载电阻上的电压：

因此：

这个公式不是新的神秘器件公式，就是普通的电阻分压。

做定量题，需要会用这个式子，不能把“接通”直接当成“没有任何压降”。

例如，取：

则：

如果把负载电阻增大到 $100\text{ k}\Omega$：

这就把前面“负载电阻远大于导通电阻”的作用显示出来了：负载电阻越大，开关上的分压越小，输出越接近输入。

第 91 页第一段定义“电压传输系数” $K_{TG}$，即式（3.3.11）。

课本把输出与输入电压之比记为：

代入刚才的分压式：

它表示输入电压有多大比例传到了输出。

例如：

• $K_{TG}=0.9$：传到输出的电压是输入的 90%。
• $K_{TG}\approx 1$：输出近似等于输入。

它是电压之比，没有单位。

如果题目要求输出至少达到输入的 99%，就写：

也就是：

整理得到：

这就是这一段能直接转化成的计算题。需要会代入、会整理不等式。

下一段第 1 句提出两个目标：传输系数要尽量大，而且要稳定。

“尽量大”意味着接近 1，避免电压幅度损失太多。

“稳定”意味着输入电压变化时，传输比例不要明显变化，否则信号不同部位受到的衰减不同。

因此，课本提出：

并且希望 $R_{TG}$ 不随输入电压明显改变。

这两个要求解决不同的问题：

• 电阻比例合适，减小分压损失。
• 导通电阻稳定，减小传输比例随信号变化的问题。

第 2 句回指式（3.3.1）：MOS 管导通电阻与栅源电压有关。

这里是在解释真实 MOS 管的通路电阻并不是绝对固定的。

你目前先掌握这个因果关系：栅源电压改变，沟道导电能力会改变，导通电阻也会改变。

若题目直接给导通电阻，仍然按给定值计算。这段不是要求你做每一道传输门逻辑题时，都重新求器件电阻。

第 3 句把它与图 3.3.37 联系起来：输入电压变化时，两只管的栅源电压也变化。

前面已经推过，在接通、负载较轻的近似下：

所以，当输入电压升高：

• NMOS 的栅源电压减小。
• PMOS 的源栅电压增大。

两只管的导电能力随之变化，各自的导通电阻，以及并联形成的 $R_{TG}$，就未必是常数。

互补并联解决了高、低电平传递的问题，但不能因此认定等效导通电阻在任何输入电压下都完全不变。

这一段需要理解原理。普通逻辑功能题不用展开计算这些变化；题目若专门给出导通电阻特性，才进一步计算。

最后一段说明，为了减小导通电阻及其变化，实际模拟开关结构还会改进。

课本随后用一个具体器件作例子，列出低至约 $0.3\Omega$ 的导通电阻，以及 $1.65~3.6\text{ V}$ 的供电工作范围。

这里两个数的意思不同：

• $0.3\Omega$ 描述开关接通后的电阻。
• $1.65~3.6\text{ V}$ 描述书中这个器件例子的供电范围。

它们是在说明实际器件可以改善传输性能。本章基础逻辑题不需要背这个型号和这些产品参数；需要知道课本为什么举它——说明导通电阻及其稳定性是模拟开关的重要指标。

第三章 · 16 / CMOS 门电路

习题 3.7(d)：同或与异或取决于接线

这一节只练一个目标：从传输门电路写出逻辑式。 我们直接做书上的 3.7(d)。

这道题不用计算 MOS 管电流，因为题目问的是逻辑功能。你只需要会：认反相器、判传输门通断、追踪送到输出的信号。

第一步：把电路拆成你已经认识的东西。

题中有两个反相器，分别产生：

还有两个传输门：

• TG₁ 传送 B。
• TG₂ 传送 B′。
• A 和 A′ 控制选哪一个传输门。

下面保留原题的连接关系，重新排清楚了。蓝色标出当前被选中的信号通路；交叉处的小弧线表示跨线、不相连。

先别急着写公式。分清两种角色：A 决定选路，B 决定传过去的内容。

这句话是这类题的核心。

第二步：看控制端，判断哪个传输门接通。

对图中的传输门：

无圆圈的控制端为 1、带圆圈的控制端为 0，传输门接通。

注意：控制端的小圆圈不表示把经过的信号取反。 真正把 B 变成 B′ 的，是左边那个三角形反相器。

现在只需要分两种情况。

当 A＝1 时：

A′＝0。上面的 TG₁，无圈端接到 1、带圈端接到 0，所以接通；下面的 TG₂ 则断开。

沿接通的通路往左看，送过来的是 B，因此：

这里不要写成“TG₁ 导通，所以 Y＝1”。它传过来的是 B；B 可以是 0，也可以是 1。

当 A＝0 时：

A′＝1。TG₁ 断开，TG₂ 接通。

下面这条通路经过了 B 的反相器，送过来的是 B′，因此：

至此，电路已经分析完了。先得到这两句，再写逻辑式，比盯着整张图硬猜可靠。

第三步：把“什么条件下，输出什么”翻译成逻辑式。

两种情况分别写：

• A＝1 时输出 B，对应 $AB$。
• A＝0 时输出 B′，对应 $A^{\prime }{B}^{\prime }$。

合起来：

这里的“＋”表示逻辑或。

可以用两组输入检查：

**A＝B＝0：**选中下面的 B′，而 B′＝1，所以 Y＝1。

**A＝1、B＝0：**选中上面的 B，所以 Y＝0。

你会发现：A、B 相同，输出为 1；不同，输出为 0。 因而这道题实现的是同或。

不必先背“同或长什么样”。你从通路推出表达式，再认出它是同或，就能应对换过连接的题。

为什么两个传输门的输出可以接在一起？

在这道题的理想稳态分析中，两个传输门互补使能：一个接通，另一个断开。 公共输出 Y 由接通的那条路驱动。

因此，虽然图上两条路汇合了，却不能理解成“B 和 B′ 同时送过去”。另一条已经被断开的传输门隔开了。

这里讲这一点，是为了让你能判断类似电路是否会出现输出冲突或悬空；现在不需要研究切换瞬间的器件细节。

再改一点连接，你就能检验自己是否会了。

在图中选择“练习：调换两路信号”。控制连接不变，只改成：

• TG₁ 传送 B′。
• TG₂ 传送 B。

仍然按刚才的方法：

于是：

这次实现的是异或：A、B 不同，输出为 1。

同样是两个反相器、两个传输门，连接改变，逻辑功能就改变。 所以做题要追踪接通的通路，不能靠元件数量猜答案。

这类题学到下面这个程度就够了：给你一张新图，你能分别写出“A＝0 时 Y 等于什么、A＝1 时 Y 等于什么”，然后合成逻辑式。 暂时不需要重新分析每只 MOS 管内部的电子运动。

第三章 · 17 / CMOS 门电路

两个传输门组成二选一与波形分析

前面已用传输门分析过异或与同或。现在把两路数据写成任意的 $D_0$、$D_1$，用 S 决定选哪一路。

下面这个自编电路的接法是：

• S=0：上面的 TG₀ 接通，下面的 TG₁ 断开，输出跟随 $D_0$。
• S=1：下面的 TG₁ 接通，上面的 TG₀ 断开，输出跟随 $D_1$。

先得到互补控制信号 $S^{\prime }$，再分别送到两只传输门的控制端。

写逻辑式时，分别写出两种选择情况：

S=0 时，上路的数据被选中，对应：

S=1 时，下路的数据被选中，对应：

合起来：

这就是二选一数据选择器的基本表达式。

对传输门题，先判断选哪一路，再看这一路是什么数据。 数据端的 0、1 决定被传递的内容，控制端决定通路是否接通。

这个式子还可以解释很多电路：

如果 $D_0=0$、$D_1=B$，则：

得到与逻辑。

如果 $D_0=B$、$D_1=1$，则：

得到或逻辑。

如果 $D_0=B$、$D_1=\bar{B}$，则：

得到异或逻辑。

所以，做题时没有必要硬背“这个摆法是异或，那个摆法是同或”。认出选择规律后，把两路数据代进去即可。

注意，这些判断讨论的是输入稳定时的理想逻辑状态。图中两只传输门始终有一只接通，输出有被选中的数据源，因此这些区间不画 Z。

下面看同一张图的波形。画法固定成三个步骤就够了。

1. 找出所有输入的跳变时刻，用它们划分时间区间。
2. 在每个区间内，先看 S，确定选 $D_0$ 还是 $D_1$。
3. 把被选中的数据电平画到 Y 上，再连接相邻区间。

不要看到某个输入跳变，就立刻在输出上也画一个跳变。

例如图中 2～3 这一段：

所以输出跟随 $D_0$。虽然 $D_1$ 在时刻 2 从 1 变成 0，但它没有被选中，输出仍保持 1。

再看 4～5：

输出跟随 $D_1$。此时 $D_0$ 发生变化，也不会影响输出。

这就是波形题经常考的地方：某个输入变化是否影响输出，要由当前逻辑条件决定。

还要养成一个检查习惯：如果相邻两个区间算出的输出相同，就连接成一条水平线，不要因为划了区间就画出跳变。

题目若明确要求考虑传播延迟，再逐级移动跳变位置；这张图按理想逻辑画，暂时不加延迟。

第三章 · 18 / CMOS 门电路

断开、悬空与 Z：输出节点由谁决定

本节辨清：传输门断开以后，输出为什么有时是 0，有时却写 Z？ 这会直接影响你判断逻辑状态、画输出波形。

0、1 表示逻辑电平；Z 表示高阻态，也就是这条输出通路不再驱动节点。 Z 没有规定一个电压值，不能把它画成“介于 0 和 1 之间”。

先看图，切换控制端 C，再切换输出端接法：

做传输门题，按这个顺序判断：

1. 先看控制端。 图中 C=1，传输门导通；C=0，传输门断开。
2. 导通时，沿数据通路看输入。 在负载电阻远大于传输门导通电阻的条件下，Y≈X。输入是 0，就传递 0；输入是 1，就传递 1。
3. 断开时，看输出端还连接着什么。 输入 X 此时不能通过传输门决定 Y。

第三步最容易漏：

所以，“传输门断开”和“输出节点为 0”之间，还缺一个条件：输出端有接地支路。

教材第 89—90 页讨论模拟开关时，输出端接了负载电阻 $R_L$ 到地，因此关闭后得到 $v_O=0$。你以后遇到类似图，要把这只电阻也看进去。

没有其他支路时，节点上的电容可能暂时保留电荷；但题目没有给出存储条件，就不要自行认定它“永远保持上一次的值”。这一阶段知道这个边界就够了，暂时不用推导电容如何漏电、多久衰减。

第三章 · 19 / CMOS 门电路

3.3.5 三态输出与总线共用

前面普通反相器的输出只有两种工作状态：

输入为 0，输出拉高；输入为 1，输出拉低。

三态门增加一个使能端，使输出级还可以处于这样的状态：

上面的管子关掉，下面的管子也关掉，输出端不再主动连接电源或地。

这就是高阻态，记作 $Z$。

下面可以切换输入、使能端，以及两路共用总线的情况。

这里最容易混淆的地方是：$Z$ 描述的是这个输出端有没有驱动能力。

它并不规定这根线现在一定是多少伏。如果另一只门正在驱动这根线，线上的电压就由另一只门决定；如果有上拉电阻，线可以被拉高。

所以，做题时不能把 $Z$ 当成 0，也不能把它当成一个新的逻辑电平参加与、或运算。

课本图中的使能端带小圆圈，表示低电平有效。用 $\overline{EN}$ 表示它：

**分析三态门，第一步永远先看使能。**没有使能，直接写 $Z$；使能以后，再分析数据输入。

课本接着讲总线，就是为了回答“为什么需要 $Z$”：

几个设备共用一组信号线时，可以轮流获得输出权。当前发送的设备正常输出，其余设备退出驱动，呈高阻态。

做题要记住一个条件：

共用总线的三态输出，应保证同一时刻只有一路有效驱动。

两路同时有效，一路拉高、一路拉低，就发生冲突。不能因为它们都是三态门，就认为随便接在一起都可以。

课本后面的双向传输结构，是用两个方向相反、交替使能的三态门实现的。这里“方向切换”的意思，是控制哪一路门工作。前面 CMOS 传输门则是在导通时直接接通信号通路，两者的内部工作方式要分清。

这一部分做到：会读使能圆圈、会列输出状态、会判断总线冲突，就达到本章主要要求了。

接下来用同一张图分析总线：两只三态反相器共用输出线，究竟谁决定 Y？

先把使能方式选成“高电平有效”，固定：

由于两只都是反相器，正常工作时：

然后分别考虑四种使能情况。

第一，EN₁=1、EN₂=0。

第一只工作，输出 0；第二只为 Z，停止驱动。

公共输出：

第二只输入即使变化，也不会通过它影响总线。

第二，EN₁=0、EN₂=1。

第一只退出，第二只工作。

公共输出：

这就是轮流使用同一根导线。

第三，EN₁=0、EN₂=0。

两只都停止驱动。

没有其他支路时，公共输出标记为 Z，电压未规定。你可以在图中添加电阻观察：

• 添加下拉电阻，节点被拉到 0。
• 添加上拉电阻，节点被拉到 1。

此时两只门仍然都是 Z；节点电平是外接电阻决定的。

这是“器件输出状态”和“公共节点电压”需要分别判断的地方。

第四，EN₁=1、EN₂=1。

第一只要把总线拉低，第二只要把总线拉高，两路输出发生冲突。

这时不能按照逻辑与、逻辑或算一个答案，也不能直接认为“0 优先”或“1 优先”。

从输出级看，相当于一只门的上拉管与另一只门的下拉管同时接到公共节点，形成电源到地的通路。

因此，教材这种分时总线接法，要控制为：正常传输时，一次只允许一只门使能。

如果两路当前恰好输出相同电平，暂时不会出现逻辑电平相反的冲突；但这不能替代互斥控制，因为数据随后可能变化。

这也解释了：为什么普通 CMOS 输出不能直接并联来做线与？

普通 CMOS 输出 1 时会主动上拉，输出 0 时会主动下拉。两只门结果不同时，就出现刚才那种冲突。

OD 输出结构不同：它能主动拉低；释放时不主动拉高，高电平由外接上拉电阻提供。因此它可以做线与。

看到“几个输出连在一起”，先认输出结构。不能把所有输出并联都叫线与。

这直接对应教材复习题 R3.3.10 的判断：两个普通互补输出 CMOS 门，不能直接并联来构成线与。

最后补一个容易写错的逻辑式：三态总线不一定能直接用普通与或表达式描述。

有人可能写：

但如果 EN₁=EN₂=0，这个式子算出 0；实际两只门都退出，总线却是 Z。因此，它不能完整表示所有使能情况。

如果控制电路保证：

在稳定的理想逻辑状态下，总有且只有一只工作，此时才可以写：

它又成为一个二选一电路，只是两路数据经过了反相。

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第三章 · 20 / CMOS 门电路

习题 3.8：OD、三态与高阻波形

接下来用辅导书的 习题 3.8，把 Z 真正用到做题里。图中可以选择时间区间，同时查看电路状态和波形：

3.8(a) 是前面学过的 OD 门输出并联。

两个与非门分别得到：

OD 输出并联，并且有上拉电阻，所以公共输出是“线与”：

做波形时，可以直接用一句话：

AB、CD 只要有一组同时为 1，$Y_1$ 就为 0；两组都不满足时，$Y_1$ 为 1。

两只 OD 门都截止时，上拉电阻仍然把公共节点拉高，所以公共节点画 1。不能因为两只管子都截止，就把整个节点画成 Z。

3.8(b) 多了一个三态反相器。讲它，是因为这道题需要；目前只需要掌握它的两个工作规则。

图中的 D 是使能端，没有小圆圈，是高电平有效：

• D=1： 反相器正常工作，输出等于输入取反。
• D=0： 输出停止驱动，标记为 Z。

前面的三输入与非门输出为：

因此：

这里尤其要记住：不能写成 $Y_2=DABC$。 那个式子会把 D=0 的情况算成 0，而这道题要求的是 Z。

这也顺便帮你分清两个器件：

传输门导通时传递原信号；三态反相器使能时，把输入取反。 控制端决定它是否工作，数据通路决定它输出什么。

画 $Y_2$ 波形时，最省脑子的办法是：

1. 先看 D，把所有 D=0 的区间标成 Z。 这些区间不用再算 ABC。
2. 只在 D=1 的区间计算 ABC。 三个输入全为 1，输出才是 1；其他情况都是 0。

比如图中：

• 7～7.5： A、B、C、D 全为 1，所以 $Y_2=1$。
• 7.5～8： D 仍为 1，但 B 变为 0，所以 $Y_2=0$。
• 5～7： D=0，因此整段都是 Z，期间 A、B、C 怎样变化都不影响这个结论。

图中的斜线区域表示 Z，不表示一个中间电压。辅导书答案用“×”标记高阻区间，意思相同。这里的时间数字用于方便定位，保留原题跳变顺序；波形按理想逻辑分析，忽略传播延迟。

学到这里，做题需要达到的程度就是：会先判断使能；会在导通时追踪数据；会在断开时检查其他支路；会把 Z 区间单独标出来。 三态输出的内部工作条件已在前节解释，本题按使能和数据通路规则计算。

第三章 · 21 / CMOS 门电路

习题 3.12：CMOS 输入接电阻怎样判电平

本节做 习题 3.12：输入端接了电阻，怎样判断 CMOS 门的输出？

这类题先做两步：**确定每个输入端的电平，再代入门的逻辑关系。**不要一看到电阻，就猜它会把信号变成什么。

先把前面的 MOS 知识接起来。

MOS 管的栅极与沟道之间有绝缘层，所以在正常输入电压范围、信号已经稳定时，CMOS 的输入电流很小。串联电阻上的压降为：

输入电流很小，压降通常也很小。因此，串接一个电阻之后，输入电压仍可能接近原来信号源的电压。

这里说的是栅极输入电流很小。MOS 管导通时，源漏之间仍然可以有电流。

下面是题目中的四个电路，可以隐藏或显示标出的逻辑值。

按这道题的标注，$V_{IL}$ 表示给定的低电平，按 0 判断；$V_{IH}$、$V_{DD}$ 按高电平 1 判断。

先看 (a)：经电阻接地的输入，按低电平判断。

上面的输入已经给定为低电平。