数据怎样传过去
时序怎样对上拍第四章 · 总线和接口

第四章 · 第 01 节

先分清三个概念：总线、接口、协议

假设 CPU 要从温度传感器读取一个数值。

会遇到三个不同的问题：

• 数据沿什么连接传过去？
• CPU 和传感器的电路、速度、电平怎样匹配？
• 双方怎样约定开始、结束、地址、数据和应答？

分别对应：

所以，总线不只是几根线，接口也不只是一个插座。

例如：

• UART 内部要完成并串转换、数据帧处理。
• RS-232 收发器要完成电平转换。
• I²C 要约定地址、起始条件、应答等。
• 总线仲裁要决定哪个主机可以先使用共享资源。

这一章的大量术语，其实都在回答这些具体问题。

为什么采用总线结构？——对应 4.1

如果 $n$ 个模块都两两直接连接，需要：

组连接关系。

例如 6 个模块需要：

组。

采用共享通道，可以简化连接、减少重复线路，也更容易扩展。

代价是：

多个模块可能争用同一资源，需要协调，性能也可能受共享带宽限制。

本章开头强调的“共享、分时”，主要针对传统共享总线。后面 PCIe 等采用点对点、交换结构，仍沿用“总线”这个历史称呼。

还有一个容易误解的地方：

“同一时刻只能一个模块输出”，指的是不能让多个输出端争相驱动同一组共享信号线；不是整个芯片里所有信号线同时只能由一个模块输出。

否则后面“主机发地址、从机返回数据”的流水线就没法理解了。

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第四章 · 第 02 节

4.1.1：总线分类——每一种分类都要先看依据

地址、数据、控制三类总线，是第三章知识的延续

• 地址总线：选哪个存储单元、哪个外设寄存器。
• 数据总线：传送数据、指令、状态或控制字。
• 控制总线：指示读写、就绪、请求、响应等。

数据总线上的内容不一定是“普通变量”。CPU 往控制寄存器写一个控制字，也是在数据总线上传送。

地址通常由当前主机发出。主机可以是 CPU，也可以是获得使用权的 DMA 控制器等模块。

串行与并行，不要直接等同于“慢”和“快”

并行：多条数据线同时传多个位。

串行：沿一个逻辑通道逐位传输。

在每条线的传输速率相同等条件下，并行一次可以传更多位。但实际高速设计中，并行线路会遇到：

• 不同线路到达时间不同；
• 线间串扰；
• 引脚、布线和连接器成本上升。

高速串行可以使用差分传输、提高单通道速率，再组合多个通道。因此 PCIe 这样的串行互连可以具有很高带宽。

单端与差分：

• 单端：接收端主要判断信号相对于参考地的电压。
• 差分：接收端主要判断两根信号线之间的电压差。

差分有利于抑制一部分共同叠加到两根线上的干扰，也有利于高速传输。

总线复用——对应 4.2

复用的意思是：

同一组物理引脚，在不同时间传不同类型的信息。

讲义的 8086 例子：

• 低 16 位地址与 16 位数据共用引脚。
• 前一阶段传地址。
• 后一阶段传数据。

因为引脚后来要改传数据，外部电路就需要先把地址锁存下来。

因此：

复用减少引脚；锁存器保存已经出现、但随后会从引脚上消失的地址。

PCI 的命令/字节使能信号也是类似思想：同一组线，在不同阶段具有不同含义。

必会解释：复用节省引脚和线路，但会增加分阶段传输、锁存与控制的要求

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第四章 · 第 03 节

寻址范围和带宽：先把两个最常见的计算题做清楚

章末 4.4：13 位地址总线，11 位数据总线，不复用

首先，无条件能确定的是：

个不同地址，地址范围：

接下来，容量要看一个地址对应多大的单元。

按讲义本节采用的“一个地址选择一个 11 位存储字”的组织模型：

总容量：

折合：

所以按该模型可以写：

同时写明：这里按 11 位字编址。

如果题目另行规定“按字节编址”，则最大可寻址容量为：

这与第三章的原则一致：

地址位数决定地址数；一个地址对应多少字节，由编址单位决定。

“不复用”只说明地址和数据不轮流使用同一组引脚，不会额外增加地址数。

总线带宽——对应 4.7

在“每个时钟传一次、每次使用全部数据位”的理想模型下：

• $f$：总线时钟频率；
• $W$：每次传输位数；
• 结果单位为 B/s。

32 位、100MHz：

但这只是理想峰值。

如果一次传送 4B，却需要 4 个时钟周期：

所以性能评价不能只看频率，还要考虑：

• 数据宽度；
• 每周期传输次数；
• 地址、仲裁、等待等开销；
• 是否支持突发与流水线；
• 实际利用率和访问延迟。

特别分清：时钟周期，不等于一次完整总线传输周期。

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第四章 · 第 04 节

单总线、多总线和分层结构——核心是减少互相拖累

单总线结构：

CPU、存储器、I/O 接口共同使用一套总线。

优点是简单、便于扩展；缺点是资源争用，高速和低速设备互相影响。

讲义介绍的两种双总线结构：

这里要避免一个推理错误：

增加一条高速总线，不等于已经增加了一个能独立搬数据的 DMA 控制器。

三总线结构进一步引入外设与主存之间的 DMA 通路；四总线等结构又把高速、低速设备分层。

分层的原因：让相近性能和用途的模块使用合适的互连，通过桥接器连接不同层

下面用本章后面会讲到的 AHB/APB 结构，把这个思想画出来：

先看角色：

• CPU、DMA 可以发起访问，是主机。
• 存储器响应访问，是从机。
• APB 桥对上层表现为被访问的目标，对下层负责发起外设访问。

主机不等于“发送数据的一方”。

CPU 读内存时：

• CPU 发起访问，所以是主机。
• 内存发送读数据，但仍然是从机。

判断主从，要看谁发起和组织事务，不能只看数据方向。

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第四章 · 第 05 节

4.1.2：总线仲裁——多个主机都想用，先给谁？

只有一个主机时，不需要在多个主机之间仲裁。

CPU、DMA 等多个主机同时请求共享资源时，就需要仲裁器或分布式仲裁机制。

集中式仲裁：由一个仲裁中心决定

讲义分为三种：

典型信号：

• BR：Bus Request，请求总线。
• BG：Bus Grant，允许使用。
• BB：Bus Busy，总线忙。

链式过程：

1. 设备提出请求。
2. 仲裁器发出允许信号。
3. 允许信号沿链向后传。
4. 第一个有请求的设备截获允许，不再传给后级。
5. 使用完毕后释放。

因此，在这种链式规则下：

越靠近仲裁器，优先级越高。

如果前面的设备一直请求，后面的设备可能长期得不到服务。这个问题叫饥饿。

讲义把某个链路例子的设备数量写得很具体，那不是所有菊花链都必须遵守的统一数量限制。真正需要掌握的是逐级延迟和固定顺序。

分布式仲裁：各主机自己参加判断

没有唯一的中心仲裁器。

讲义例子中，每个主机读取请求组合，判断：

是否存在比我优先级更高的请求者？

有，就退出本次竞争；没有，才获得使用权。

需要认识：

• 申请期：提出请求。
• 裁决期：比较并确定谁可以使用。

在某个例子里“设备 4 优先级最高”，是由该例子的规则决定的；不能推广成设备编号越大永远优先级越高。

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第四章 · 第 06 节

“线与”到底是什么——对应 4.10，也直接帮助理解 I²C

正常推挽输出可以主动输出高、低电平。若一个输出高、另一个输出低，却把它们直接接在一起，就会发生冲突。

开漏或开集电极输出换了一种方式：

只能主动拉低；需要高电平时，释放线路，由上拉电阻拉高。

把“释放”记作逻辑 1，把“拉低”记作逻辑 0：

这就是：

只要有一个器件拉低，线路就是低。

所以 4.10 可回答：

采用开集电极或开漏输出，将输出端连接到共享线上，并通过上拉电阻接电源，可实现线与。

如果信号是“低有效请求”，从“是否有人提出请求”的角度看，又体现为“任一设备拉低即可提出请求”。这与按电平讨论的线与不矛盾。

开漏输出的逻辑 1，实际动作是释放，不是主动驱动高电平

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第四章 · 第 07 节

4.1.3：总线时序——关注每一步要等谁

一次典型总线操作，可分为：

1. 请求与仲裁；
2. 寻址；
3. 数据传输；
4. 结束与释放。

只有一个主机时，可以省去多主机竞争的环节，但仍需完成相应传输和结束动作。

同步总线：按共同节拍工作

例如约定：

• 第一阶段提供地址。
• 后续某个时钟边沿接收数据。

要求数据必须及时到达，并满足采样边沿前后的建立、保持要求。

优点是节拍明确、控制相对简单。

限制是：

• 设备速度需要满足规定；
• 传播延迟、时钟偏差会限制工作频率；
• 慢设备可能跟不上固定时序。

讲义中的 $T_{AD}$、$T_{DS}$，是在说明地址和数据需要时间才能建立稳定。

**学到什么程度？**会在图上指出“哪一方输出，哪一个边沿采样，数据必须何时稳定”，不用先背某个历史总线的全部纳秒参数。

异步总线：不依靠统一时钟安排所有动作，依靠握手

讲义分三种：

可以切换观察：

全互锁四步：

你可以直接理解为：

“我要传” → “我准备好了” → “我收完了” → “我知道你收完了”。

它能适应较大的速度差异，但握手有开销。

半同步：有共同节拍，也允许等一等

如果从机来不及：

• 用 READY/WAIT 等信号表示尚未准备好；
• 主机插入一个或多个完整等待周期；
• 准备好后再完成传输。

适合“总体按共同节拍工作，但部分设备或部分访问偶尔较慢”的场景。

后面的 AHB HREADY 就体现了这种等待思想；协议文档仍将 AHB 归为同步总线。

周期分裂：等待期间把共享资源让出去

普通等待：

主机发出请求，从机准备期间，总线仍被当前访问占着。

分裂事务的一般思想：

发出请求后先释放资源；结果准备好，再完成后续过程。

特别适合从机响应时间较长、而其他主机还有任务的场景。

不要把“流水线”与“分裂事务”当成同一个概念：

• 流水线：让不同传输的不同阶段重叠。
• 分裂事务：让一次尚未完成的事务暂时让出共享资源。

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第四章 · 第 08 节

4.2：AMBA——先知道各条总线分工，不要先背信号表

AMBA 是 Arm 提出的片上互连规范体系。

AMBA2 的三条主要总线：

**这里有一处讲义错误要纠正：ASB 也支持流水线、多主机和突发传输。**不能按讲义正文背成“ASB 不支持突发”。Arm 原始 AMBA2 规范明确包含 ASB 的突发事务。

为什么 AMBA 不定义外部连接器那样的机械特性，以及固定电压等电气特性？——4.19

因为它主要约定芯片内部模块之间的逻辑接口和传输规则：

• 没有必要规定一个外部插头长什么样。
• 电压、驱动能力、精确延迟，要结合制造工艺和芯片实现决定。

这不是说芯片内部“不需要考虑电气问题”，而是这些问题不由 AMBA 协议统一固定成某一种外部接口参数。

信号命名先认识：

• H：AHB 相关。
• P：APB 相关。
• 名称末尾 n：低电平有效。
• T：测试相关。
• ASB 表中的 A、B、D 前缀按该规范识别。

例如 HRESETn 是低有效复位。讲义个别表格存在拼写笔误，按规范名称认识即可。

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第四章 · 第 09 节

AHB：先把四类部件和几根关键线搞明白

AHB 系统包含：

仲裁器选主机，译码器选从机

这句话非常重要。

讲义有个别段落混用了仲裁器与译码器的职责，做题按上面的分工理解。

片内 AHB 常通过多路选择器连接信号：

• 地址和控制选择器：接通当前主机。
• 写数据选择器：选择当前数据阶段对应主机的写数据。
• 读数据选择器：选择目标从机返回的读数据。

因此并不要求把所有输出端像外部三态总线那样直接并在一起。

信号按用途分组，比逐个死背容易

仲裁相关的认识：

• HBUSREQx：主机请求。
• HGRANTx：仲裁允许。
• HMASTER：当前主机编号。
• HLOCKx/HMASTLOCK：请求或指示锁定序列。
• HSPLITx：从机通知仲裁器，某个被 SPLIT 的主机可以重新参与。

讲义 AMBA2 AHB 的四位主机编号最多区分 16 个主机，这是该版本模型的参数。

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第四章 · 第 10 节

AHB 地址阶段与数据阶段——这是整个 AHB 部分的核心

一次传输分成：

• 地址阶段：告诉从机访问哪里、读还是写、传多少。
• 数据阶段：真正交换数据。

为什么分开？

从机先知道地址，才有时间准备对应数据或写入位置。

流水线进一步允许：传 A 的数据时，同时给出 B 的地址

无等待时：

注意：

同一列时间里出现的地址和数据，通常不是同一次访问。

这是时序题最容易读错的地方

如果连续传 $n$ 个数据，每个地址和数据阶段都只需一拍，且忽略仲裁等额外过程：

流水线填充以后，可以做到每拍完成一个数据传输；但第一拍还在提供第一个地址。

HREADY 为 0 时怎样处理？——对应 4.23

它表示当前数据阶段尚未完成，需要等待。

这会造成：

• 当前数据阶段延长；
• 下一次访问的地址阶段也被阻住；
• 不能把下一地址一直往前推进。

写操作时，等待期间对应写数据必须保持稳定。

读操作时，从机应在真正完成采样所需的时刻提供有效数据；不要求整个等待期间的读数据都已经有效。

最后，在相应的时钟上升沿，HREADY=1，才完成当前访问并推进流水线。

主机切换也要考虑这个错位

新主机已经接管地址阶段时，数据阶段可能仍属于旧主机最后一次访问。

所以：

地址、控制的所有者，与同一时刻数据阶段的所有者，不应简单当成同一个。

这就是讲义后面一系列主机交接图想说明的内容。

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第四章 · 第 11 节

AHB 的 HTRANS、HBURST、HSIZE：三个字段，回答三个不同问题

HTRANS：当前拍是什么状态？

BUSY 与 HREADY=0 不同

• BUSY：主机暂时没准备好下一拍。
• HREADY=0：当前从机侧传输尚未完成。

HSIZE：每拍传多大？

本章最常用：

更宽编码用于更大的传输宽度，但不能脱离实际总线宽度和实现支持随意使用。

HBURST：这次突发怎样组织？

不要把“8 拍”理解成“一拍 8 字节”。

例如：

• WRAP8 表示八拍；
• HSIZE=010 表示每拍 4B；
• 合计数据量：

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第四章 · 第 12 节

INCR 与 WRAP 的地址计算——这里必须会算

设：

• 起始字节地址 $A_0$；
• 每拍 $s$ 字节；
• 一共 $N$ 拍。

递增 INCR：

每拍 4B，从 38H 开始，INCR4：

地址增加的是每拍字节数 4，不是永远加 1。

回绕 WRAP：先确定回绕窗口

窗口大小：

窗口起点：

地址在这个窗口内递增，到末尾就回到窗口开头：

先看讲义 WRAP4：

• $N=4$；
• $s=4B$；
• 窗口 16B；
• 起始 38H；
• 所在窗口是 30H～3FH。

因此：

3CH+4 本来得到 40H，但超出窗口，所以回到 30H。

再做 WRAP8：

• $N=8$；
• $s=4B$；
• 窗口 32B；
• 起始 34H；
• 所在窗口为 20H～3FH。

地址依次为：

WRAP 不是简单回到起始地址，而是回到对齐窗口的起点。

讲义还要求 AHB 突发不能跨越 1KB 地址边界。这是另外一条约束，不能与 WRAP 自身的 16B、32B 等窗口混淆。

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第四章 · 第 13 节

4.26、4.27：怎样画两道 AHB 时序题

题目没有指定每拍宽度和起始地址时，可以自己选一个合法例子，把假设写在图旁边。

下面已经把两题和正文 WRAP4 例子做成可切换的时序图；还可以加入等待拍：

4.26：INCR4 读传输

采用：

• 每拍 4B；
• 起始 38H；
• 无等待。

需要写出的控制条件：

第一拍 NONSEQ，后三拍 SEQ。

四个地址：

使用 HRDATA 返回读数据；每个数据阶段比对应地址阶段晚一拍。

画图顺序：

1. 先画时钟。
2. 再按顺序画四个地址。
3. 标上 NONSEQ、SEQ、SEQ、SEQ。
4. 将 D0～D3 相对于对应地址右移一拍。
5. HREADY 无等待时保持 1。
6. 传完以后画 IDLE 或后续访问。

4.27：WRAP8 写传输

采用：

• 每拍 4B；
• 起始 34H；
• 无等待。

控制条件：

八个地址就是前面计算的：

第一拍 NONSEQ，其余 SEQ。

使用 HWDATA，各数据与各自地址对应，晚一个阶段。

如果加等待：

例如 D1 没准备好：

• HREADY 拉低；
• D1 的阶段延长；
• 此时已经出现的下一地址也保持；
• 完成后才推进。

你不能只在 HREADY 上画一个低脉冲，却让地址、数据继续每拍变化。

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第四章 · 第 14 节

SPLIT：总线不能因为一个慢设备就一直被占着

AHB 的四种典型响应：

SPLIT 的基本过程：

1. 主机发起访问。
2. 从机暂时不能完成，返回 SPLIT。
3. 仲裁器暂时屏蔽这个主机的相关请求。
4. 其他主机可以使用总线。
5. 从机准备好，通过 HSPLIT 通知仲裁器。
6. 原主机重新取得使用权，重试这次传输。
7. 最后正常完成。

**关键纠正：经典 AHB SPLIT 不是从机准备好后，自己变成主机把结果直接送回来。**原主机会重新获得授权并重试。Arm AMBA2 原规范

这与前面介绍的“分裂事务一般思想”相关，但具体协议实现不能混为一谈。

HMASTER 让从机记住是哪一个主机被挂起；HSPLIT 的相应位告诉仲裁器可以重新允许谁。

经典 AHB 在每个主机身份下只支持一个未完成事务。可以有不同主机分别处于 SPLIT 状态，并不是整个系统总共只能出现一次。

4.22 的简答题重点：

SPLIT 减少等待期间的总线无效占用，使其他主机能够继续工作，适合从机响应时间较长的访问。

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第四章 · 第 15 节

ASB、APB、AXI 和 AMBA 演进：认识设计取舍

ASB：认识即可，但要认识正确

它是较早的高性能系统总线，包含主机、从机、译码器、仲裁器，也支持流水线和突发。

表中的信号可按功能理解：

• AREQ/AGNT：请求与授权；
• BA：地址；
• BD：数据；
• BWRITE：读写方向；
• BWAIT：等待；
• BERROR：错误；
• BLAST：突发末尾；
• DSEL：从机选择；
• BPROT、BSIZE 等：访问属性与宽度。

为什么仍讲它？它展示了 AHB 之前的系统总线设计。章末重点不是让你把整套 ASB 时序重新设计出来。

APB：为了低速外设，把接口做简单

典型对象：

• UART 控制寄存器；
• GPIO；
• 定时器；
• 其他低带宽配置端口。

APB 桥的工作：

接收上层 AHB/AXI 等访问，把地址、读写、数据转换成 APB 的访问步骤，再把读数据和完成状态返回上层。

APB 的基本状态：

AMBA2 的简单 APB 一次传输至少经历 SETUP、ACCESS 两拍。

• PWRITE=1：写，使用 PWDATA。
• PWRITE=0：读，使用 PRDATA。
• PADDR：地址。
• PSEL：选目标。
• PENABLE：进入访问阶段。

APB 不像 AHB 那样把下一次地址与本次数据重叠起来

连续访问时，可以不经过额外 IDLE，但下一次访问仍需要重新进入 SETUP，不能一直保持 PENABLE=1 就当作开始了多次访问。

后续版本新增：

• PREADY：允许延长 ACCESS。
• PSLVERR：报告错误。
• PSTRB：选择哪些写入字节有效。
• PPROT：访问属性。

讲义把部分信号的版本归属和方向写错了：PREADY、PSLVERR 在 APB3 就已出现；PSTRB 是请求方提供的写字节选通。Arm APB 规范

AXI：进一步把不同信息分成独立通道

五个通道：

1. 读地址 AR；
2. 读数据 R；
3. 写地址 AW；
4. 写数据 W；
5. 写响应 B。

这样读、写以及不同阶段可以更灵活地并行，适合高性能互连。

每个通道用 VALID/READY 握手：

• 发送方：信息有效，置 VALID。
• 接收方：可以接收，置 READY。
• 相应时钟边沿上两者均为 1，才发生传输。

等待期间，发送方要保持有效信息。Arm AXI 协议规范

本章认识：

AMBA 演进的主线是：

从简单系统和外设互连，发展到高带宽、多通道，再到多核一致性和更大规模互连。

为什么讲版本史？帮助你知道这些名字怎样关联。做本章题，不需要先把所有版本发布年份背下来。

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第四章 · 第 16 节

4.3：PCI、PCIe、USB——重点比较结构，算清 PCIe 带宽

PCI：传统并行共享总线

要会解释：

• 多个设备共享总线；
• 支持主设备发起传输；
• 有仲裁；
• 用桥连接不同总线层次；
• 可在某些条件下与 CPU 总线活动并行。

三类角色：

• 主设备：能主动发起访问。
• 从设备：被动响应。
• 桥：连接总线并转发事务。

本章历史例子 32 位、33MHz：

64 位、66MHz：

这是理想传输能力，还未扣除其他开销。

PCIe：串行、差分、点对点、交换连接

主要部件：

不同链路可并行工作。但如果共享同一个上游链路，该上游链路仍可能成为瓶颈。

lane、wire、link——对应 4.29、4.31

一个 PCIe lane 包含：

• 一对发送差分线；
• 一对接收差分线。

因此：

一个 link 可以包含多个 lane。

• ×1：1 条 lane。
• ×16：16 条 lane。
• ×32：32 条 lane。

所以 ×32 不是“32 根导线”，也不是传统意义上“一拍 32 位的并行数据总线”。

按上述信号对计算，×32 含：

根高速信号导线，不包括供电、地和其他辅助信号。

PCIe 5.0 ×16 的 63.0GB/s——对应 4.30

条件：

• 每 lane 每方向 32GT/s；
• 128b/130b 编码；
• 16 lane。

编码效率：

每 lane 的字节速率：

×16：

约为：

这使用 PCI-SIG 给出的 5.0 速率与编码参数。PCI-SIG 技术说明

必须说明三个限定：

• 是单方向；
• 已扣除线路编码开销；
• 尚未扣除全部事务包、控制等开销，不等于应用程序实际净吞吐量。

若合计双向理论传输能力，才再乘 2。

本章涉及的代际参数：

学会公式比背完整带宽表更重要

USB：外设通用串行连接

本章要认识：

• 差分数据传输；
• 设备连接、识别与主机管理；
• USB2.0 的 D+、D−，以及 VBUS、GND；
• 后续高速版本增加相应高速信号通道。

讲义涉及的速率档包括 1.5、12、480Mb/s，以及后续 5、10、20Gb/s。

这里注意：

原始信号速率换算成字节只是第一步；线路编码、协议和传输组织还会降低有效数据吞吐量。

另外，**USB 不是下面 UART 那种“起始位＋八位数据＋停止位”的串口。**不能因为都叫串行，就把帧格式混用。

USB 数据速率、连接器形态和供电能力也要分开看：不能仅根据一个 USB 版本号，就认定一定支持某种供电电压和电流。

讲义中的多次改名、当年的 USB4 开发计划，属于版本历史背景，不作为你这章的核心背诵内容。

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第四章 · 第 17 节

4.3.4 的整机案例——这些大框图到底想让你看懂什么？

8086 的两种模式：

• 最小模式：CPU 产生主要总线控制信号。
• 最大模式：CPU 输出状态，由外部总线控制器产生相应命令。

认识讲义出现的器件分工：

• 8284A：时钟。
• 8288：总线控制。
• 8259A：中断控制。
• 8286：总线收发驱动。
• 锁存器：保存复用地址。

讲义有一处又把 8288 写成锁存器，不要混着背。

STM32F1 的图还有一个需要分清的点：I-Code 用于相应代码区取指，D-Code 用于代码区数据访问；SRAM 等访问通常经过 System bus。不能简化成“D-Code 就是 SRAM 总线”。ST 的 RM0008 参考手册

DMI、OPI 则是在讲义案例中分别连接 CPU/PCH、同封装模块的互连名称。

**这一节的学习要求是“读懂框图分工和演进方向”。**不要求先记下整张电脑框图中的每一种外设型号。

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第四章 · 第 18 节

4.4.1：I/O 接口与端口——端口首先是可访问的寄存器

接口要解决：

• 速度适配；
• 数据缓冲；
• 并串转换；
• 编码或格式转换；
• 电平转换；
• 必要时模数、数模转换；
• 状态报告、控制与联络。

例如：

CPU 写一个并行字节 → UART 把它变成串行数据帧 → 电平转换电路输出相应线路信号。

I/O 端口不一定是机箱上的插口

本章的端口，主要指 CPU 可以通过地址访问的接口寄存器。

典型三类：

高位地址选中接口，低位地址选接口内部寄存器。

这与第三章“高位片选、低位片内寻址”完全是同一个组织思想。

实际器件可能支持控制寄存器读回、状态写一清零等操作，具体要看手册；不能把“状态永远只能读、控制永远只能写”当作所有接口的硬规则。

接口标准的四类特性，要会分类

• 机械：插头形状、尺寸、引脚排列。
• 电气：电平、负载、阻抗等。
• 功能：每根信号干什么。
• 规程：各事件怎样按先后顺序发生。

“这根线叫 RTS、作用是什么”主要是功能问题；“RTS 什么时候有效、随后谁响应”是规程问题。

端口编址：统一与独立——对应 4.39

例如 MMIO：

访问某个地址，硬件译码发现它属于 UART 寄存器，就把访问送给 UART，而不是 DRAM。

因此 MMIO 寄存器“位于内存地址空间”，不意味着这个寄存器真的存放在内存条里。

x86 可以使用独立端口 I/O，也支持 MMIO；两种机制并不排斥同一体系中同时存在。

为什么输入要缓冲，输出要锁存？——4.40

• 输入三态缓冲：只在被选中读取时，把外设数据接到系统数据总线，其他时候隔离。
• 输出锁存：CPU 的写入只持续很短时间，需要把值保存下来，供外设持续使用。

注意：

有瞬时输入或握手机制时，输入也会使用锁存器，先保存数据再等 CPU 来读。

这不是“输入绝不能锁存、输出只能锁存”的二选一。

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第四章 · 第 19 节

4.4.2：四种 I/O 传送方式——区别在于谁等、谁搬

查询方式的过程：

1. 读状态。
2. 判断 Ready。
3. 没好，继续查。
4. 好了，读写数据。

它实现简单，但忙等会消耗 CPU 时间；若查询间隔过大，又可能响应不及时。

中断方式改变的是“等待方法”

CPU 平时做其他任务，外设就绪后通知 CPU。

但进入服务程序后，数据仍可能要由 CPU：

DMA 进一步改变“搬运方法”

因此，中断不等于 DMA；DMA 也不等于完全不需要中断。

常见组合是：

DMA 负责搬一批数据，搬完后通过中断通知 CPU 处理。

对应 4.48，按本章典型模型回答：

• 随机事件：中断方便。
• 减少反复等待：中断提高 CPU 利用率。
• 大块数据高速搬运：DMA 通常更合适。

小数据量时还要考虑配置开销，不能理解成任何一次传送使用 DMA 都一定更快。

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第四章 · 第 20 节

4.4.3：中断——把全过程走通，比背名词更重要

先认识几个词：

完整流程——对应 4.42

1. 外设产生事件，保存状态或数据。
2. 接口提出中断请求。
3. 中断控制器检查允许条件、屏蔽与优先级。
4. CPU 在允许响应的时机接受中断。
5. 保存返回所需的状态。
6. 根据中断号或向量机制找到 ISR。
7. ISR 保存它还需要保护的现场。
8. 读写数据、处理事件，并按器件要求确认或清除中断原因。
9. 恢复现场。
10. 执行中断返回，恢复被中断程序。

保护断点和保护现场为什么都需要？

• 只记得“回到哪里”，但寄存器被 ISR 改坏了，原程序仍会算错。
• 只保存寄存器，却不知道该返回哪里，也不行。

具体哪些由 CPU 自动保存、哪些由软件保存，取决于体系结构。讲义以传统处理器说明分工，不要背成所有 CPU 都一模一样。

向量表——4.45

它解决：

CPU 已经知道发生了第 $n$ 类事件，该去执行哪段代码？

若采用固定长度表项：

但表项具体格式依体系而异。讲义的 8086 实模式向量表与其他架构的表不能直接套同一种格式。

中断嵌套：

主程序 → ISR-A → 更高优先级 ISR-B → 返回 ISR-A → 返回主程序。

返回顺序要与进入顺序对应，所以需要保存不同层的状态。

可屏蔽与不可屏蔽：

• 可屏蔽中断可受相应使能、屏蔽设置控制。
• NMI 不受普通中断屏蔽机制同样地控制。

并不是所有“严重事件”都必然走同一个 NMI 引脚；具体由处理器异常体系决定。

本章将 interrupt、trap、exception 作较宽泛的讨论。以后学习具体体系时，仍要区分它们在触发原因、返回位置等方面的规则。

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第四章 · 第 21 节

中断优先级与两道电路分析题

优先级可以用：

• 软件查询顺序；
• 优先编码器；
• 菊花链；
• 可编程中断控制器等方式管理。

软件查询：

CPU 收到汇总请求，再按程序指定的顺序查看各来源。

优点是灵活、硬件简单；代价是查询时间。

硬件判优更快，但需要相应电路。固定优先级简单，可能造成低优先级长期等待；轮转等策略则改善公平性。

4.43：图 4.54 的编码器和比较器怎样只选最高优先级？

先对每个来源做允许条件过滤：

然后：

1. 所有 $Q_i$ 汇总，判断有没有有效请求。
2. 优先编码器在有效请求中选最高者，产生编码 $A$。
3. 优先权寄存器保存当前正在服务的优先级编码 $B$。
4. 图中按 $A>B$ 表示新请求优先级更高。
5. 若 CPU 当前未处理中断，则不需要与正在服务的优先级比较。
6. 最后只有被选中的最高优先级请求获得相应服务机会。

可以写成：

例如有效请求优先级为 2、5、7，正在服务的是 4：

• 编码器只输出最高者 7；
• 比较器判断 $7>4$；
• 允许更高优先级事件进入。

注意“数值越大优先级越高”是这张图的编码约定，不是所有处理器的统一规则。

其他请求仍需按系统设计保持等待，不能因为这次未选中就默认消失。

4.44：四个中断源的菊花链电路

可以切换下面的请求组合：

设 $R_i$ 已经包含允许条件，CPU 输出响应 INTA。

每一级用两个逻辑功能：

• 有请求：截获响应。
• 无请求：继续向后传。

记本级收到的响应为 $P_{i-1}$：

第一阶段：

例如：

四级这样串接即可。每级可用一个与门形成受理输出，再用带反相请求输入的与门形成后传信号。

因为一个请求者截获后会令后传信号为 0，所以后级不能同时得到响应。

优先级：

最高的是最靠近 CPU 响应入口的第 1 个。

讲义的中断输入接口电路也要认识

外设给出数据及选通信号后：

• 数据进入锁存器；
• 中断请求触发器置位；
• 若未屏蔽，产生 IRQ；
• CPU 响应后按设计清除请求锁存；
• ISR 读数据端口时，地址译码和读信号使能三态缓冲，把锁存数据送上总线。

这样就把数据保持、事件记录、中断通知、CPU 读取连接起来了。

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第四章 · 第 22 节

4.4.4：DMA——先配参数，再由控制器按规则搬运

CPU 一般先配置：

• 源、目的位置；
• 传输数量；
• 数据宽度；
• 地址是否递增；
• 方向、工作模式；
• 外设请求来源；
• 完成、错误通知方式。

传输过程：

1. 外设提出 DRQ。
2. DMAC 判断请求是否允许。
3. DMAC 请求相应总线资源。
4. 仲裁成功后获得访问能力。
5. 使用 DACK 或相应外设请求机制协调。
6. 进行数据读写。
7. 更新地址、计数。
8. 继续或暂停。
9. 完成后释放资源，并按设置通知 CPU。

DMA 也可能是总线主机，因此它与前面的总线仲裁直接关联

本章传统模型中：

• I/O → 主存：I/O 读、存储器写。
• 主存 → I/O：存储器读、I/O 写。

讲义称 DMA 读、DMA 写时，采用的是对存储器的读写方向。看到名字先确认参照对象。

三种方式：

成组传送还可能被 EOP 等提前结束信号终止。

块传送适合数据已经连续准备好、需要高吞吐量搬运的场景，回答 4.46 时还应指出它对总线占用的影响。

请求模式可与 UART 等接口的接收、发送 FIFO 水位配合：

• 接收达到一定水位，请 DMA 读走。
• 发送缓冲需要补充，请 DMA 写入。

多通道是什么意思？

DMAC 为不同外设或任务保留多组参数和请求关系。多个通道同时请求时，DMAC 内部也需要判优。

它不是 ISR 那种“保存当前程序现场，再进入更高层服务程序”的嵌套。

讲义中两句话需要限定范围：

• “一次 DMA 必在一个总线周期完成”：属于某些传统控制器的传输实现，不是所有 SoC 的统一承诺。
• “DMA 无法对 I/O 地址寻址”：是讲义用 DACK 选择外设的旧式模型；很多控制器可以配置外设寄存器地址，也支持存储器到存储器搬运。

所以真正通用的定义是：

数据搬运不需要 CPU 为每个数据逐字执行中转指令。

CPU 仍需配置和处理结果；DMA 不能代替所有复杂事件处理。

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第四章 · 第 23 节

4.4.5：并行接口、矩阵键盘——先搞清“扫描”在扫什么

并行接口可同时传送多位数据。

没有握手的简单端口，适合直接读输入电平、写输出值；有准备、忙等状态的外设，则需要缓冲和联络。

线性键盘：一个按键占一根输入线

优点简单，缺点是按键多时耗引脚。

矩阵键盘：按键接在行列交点

$M$ 行、$N$ 列：

例如：

• 16 个独立按键，需要 16 根输入线。
• 4×4 矩阵，行列共 8 根线。

按讲义的接法：列输出，行输入

1. 行输入带上拉，默认读到 1。
2. 把某一列拉低。
3. 如果这个列上的某个按键闭合，就把对应行拉低。
4. 读行值，确定行号。
5. 结合当前列号，确定按键。
6. 换下一列继续扫。

例如当前扫 C1：

若 R2、C1 的键闭合，读到：

因此：

• 列号 1；
• 行号 2。

若按列优先编号：

4×4 的这个键：

讲义 8×8 就相应使用：

为什么还先把全部列拉低？

这是为了快速判断“有没有任何键按下”：

• 行全为 1：没有发现按键。
• 有行变 0：存在按键，再逐列定位。

有些资料把这种过程叫行扫描，有些根据驱动方向叫列扫描。关键是知道哪组线被主动选择、哪组线被读取。

还要认识：

• 按键机械抖动：需要延时复测或稳定采样确认。
• 行列反转、其他扫描方式：是识别行列的其他组织方法。
• 多键同时按下可能出现幽灵键，需要额外电路或算法处理。本节图解采用单键模型。

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第四章 · 第 24 节

LED 数码管——段选决定“显示什么”，位选决定“哪一位显示”

七段为：

加小数点 dp，就是八段。

共阴：公共端接低，段线高电平点亮

共阳：公共端接高，段线低电平点亮

在没有额外反相驱动的逻辑模型中，二者段码互补。

讲义采用位序：

显示 0，要点亮 a、b、c、d、e、f，关闭 g、dp。

共阴：

共阳：

**段码必须结合位序。**如果换了引脚到数据位的连接，代码就可能不同，不能把 3FH 当成脱离连接关系的“数字 0 固有编码”。

本章数字代码：

你不必孤立地死记整张表，至少要能根据点亮哪些段推导几个数字。

静态显示——4.52

每位数码管有独立的保持、驱动关系，显示内容在更新前持续有效。

优点：控制直观，不需要不断轮流扫描。

按讲义的直接段线模型，N 位需要约 $8N$ 根段控制线。实际可通过锁存器或专用驱动器改变 CPU 所需引脚数。

动态显示——4.53

对应段线并联，另用位选控制当前哪一位工作。

例如显示 1234：

1. 段线放数字 1 的码，只选第 0 位。
2. 段线放数字 2 的码，只选第 1 位。
3. 依次显示 3、4。
4. 快速重复。

所以某一时刻通常只点亮一位，但人眼看到稳定的多位显示。

按讲义直连模型：

5 位：

• 静态约 40 根段线；
• 动态约 13 根段线加位线。

动态显示的取舍：

• 节省连接资源；
• 需要持续刷新；
• 单位数码管占空比降低；
• 扫描太慢可能闪烁；
• 更新段码和位选的顺序不当可能串影。

实际电路还需要限流与合适的驱动能力。这里学习的是段码、段选、位选和扫描原理。

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第四章 · 第 25 节

带握手的并行接口、GPIO：把状态和数据对应起来

输入接口的 STB、IBF

• STB：外设通知“这一份数据有效”。
• IBF：输入缓冲器已有尚未读取的数据。

过程：

1. 外设确认缓冲可接收。
2. 输出数据并发 STB。
3. 接口锁存数据，置满、置 Ready。
4. CPU 读取状态，发现有数据。
5. CPU 读数据端口。
6. 接口按设计清除满标志，允许下一次输入。

输出接口的 OBF、ACK

1. CPU 确认可写。
2. 写入输出缓冲。
3. OBF 表示“有待取走的数据”。
4. 外设取数据。
5. 外设发 ACK。
6. 接口清除相应忙、满标志。

因此握手不是一堆孤立缩写，而是在防止：

新数据覆盖尚未处理的旧数据，或者接收方读取还没准备好的内容。

GPIO：General-Purpose Input/Output，通用输入输出

常见寄存器：

• 配置、控制寄存器；
• 输入数据寄存器；
• 输出数据寄存器；
• 中断、复用等相关配置。

讲义 STM32F1 例子中的八类模式，可以归成：

• 推挽：能主动输出高、低。
• 开漏：拉低或释放。
• 上拉、下拉：给未被外部强驱动的输入提供默认状态。
• 复用：引脚由某个外设模块控制，而不是普通 GPIO 输出数据位直接控制。

这是本章例子，不是所有 STM32 或 MCU 都恰好只有同样八种模式。

讲义还提到 8255：

• 三个八位并行口；
• 可编程控制；
• 多种工作方式。

它作为历史上的可编程并行接口范例，帮助理解“写控制字改变端口工作方式”。本章没有要求你展开全部 8255 编程，不必先背其完整控制字。

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第四章 · 第 26 节

4.4.6：串行通信——方向、速率、同步方法，分别判断

传送方向：

这是通信能力的分类，不等于单纯数电缆有几根。

比特率与波特率：

• 比特率：每秒多少 bit。
• 波特率：每秒多少符号。

如果一个符号有 $M$ 种状态，每符号可表达：

位，则：

在本章普通二进制 UART 中，每符号一位：

但波特率不是“电平每秒翻转多少次”。连续发送多个 1，电平可能不翻转，仍然发送了多个符号。

同步通信：双方有共同的位时序基准

可以：

• 单独传时钟；
• 或从编码后的数据中恢复时钟。

所以“没有独立时钟线”并不自动等于起止式异步串口。

异步 UART：双方使用各自时钟，但事先约定速率和格式

它不是完全没有时间要求：

一个字符内，每位时间需要基本一致；每个新字符的起始位帮助接收方重新对齐。

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第四章 · 第 27 节

UART 数据帧与采样——对应 4.34～4.35、4.54、4.56～4.58

典型格式：

在 UART 逻辑电平侧：

• 空闲：1。
• 起始位：0。
• 数据：一般低位先传。
• 停止位：1。

下面画的是 UART 逻辑电平，不是经过 RS-232 收发器后的线路电压。

例如：

按 d0 到 d7 发送：

不要把写在纸上的八位二进制从左到右照搬成 UART 发送顺序。

8N1、7E1 是什么意思？

• 8N1：八位数据、无校验、一位停止。
• 7E1：七位数据、偶校验、一位停止。
• O：奇校验。

奇偶校验统计的是数据位加校验位中的 1：

• 偶校验：总数为偶数。
• 奇校验：总数为奇数。

53H 有四个 1：

• 八位偶校验位为 0；
• 八位奇校验位为 1。

奇偶校验能检测某些错误，不能检测所有错误，也不能直接纠正错误。

一帧的时间和有效数据率

8N1：

115200 波特时：

连续满速发送时，每秒用户字节数：

不是 $115200/8$，因为还要传起始位、停止位。

8N1 的数据位占比：

7E1：

用户数据位占比则为 70%。

接收端怎样找到起始位？

1. 平时检测空闲高电平。
2. 发现下降沿，认为可能开始。
3. 等待接近半个位时间，再检查是否仍为低，或采用多次采样确认。
4. 确认起始位后，在后续各位的中间附近采样。

从起始沿算起：

• 起始位中间：约 $0.5T_b$；
• 第一个数据位中间：约 $1.5T_b$；
• 第二个数据位中间：约 $2.5T_b$。

以此类推。

为什么常用 16 倍波特率采样时钟？

为了更细地定位起始沿、确认起始位，并在位中间采样。

若波特率为 $R$，过采样倍数 $K$：

$K=16$、$R=9600$：

发送端每 $T_b$ 发送一位，接收端可能用多个内部采样时钟观察这一位。内部采样时钟频率不能直接等同于线路波特率。

为什么在位中间采样？

因为距离两边的跳变最远，能容忍一定的：

• 时钟频率偏差；
• 起始检测误差；
• 信号转换延迟。

一帧内误差会逐渐积累；下一帧又由起始位重新对齐。偏差太大，最后可能把停止位采错，形成帧错误。

停止位同时提供帧结束标志和保持规定空闲电平的时间。

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第四章 · 第 28 节

UART 接口内部：数据怎样从寄存器变成串行波形

发送过程：

接口自动加入起始、校验、停止等格式。

接收过程：

还需要：

• 波特率发生器；
• 线路格式控制；
• 状态寄存器；
• 中断控制；
• 可选 FIFO 和流控制。

发送缓冲空，与整条线路发送完成，不是一回事

• 发送缓冲已有空间：CPU 可以再写下一个字节。
• 移位寄存器仍可能正在发送前一个字节。
• 整体发送完成：缓冲和移位阶段都已结束相应数据。

这就是讲义让你比较 TxRDY、TxEmpty 的原因。具体名称、置位条件要看器件手册。

接收端三类典型错误：

部分器件还有接收超时等通知。超时不一定等于线路传错数据。

8250、16550、16x50 的历史演进，重点是：

增加 FIFO，让 CPU/DMA 可以成批处理，减少每字节服务一次的开销。

芯片编号和厂商历史认识即可。

流控制：接收方来不及，通知对方先停

常见硬件信号 RTS/CTS 等用于协调发送节奏。

只有 TXD、RXD 和相应参考连接，也能进行基本通信，但没有因此自动获得硬件流控制。

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第四章 · 第 29 节

RS-232、RS-422、RS-485、Modem：把“数据格式”和“线路电气”分开

UART 主要负责串行数据组织与收发。

RS-232 等规范讨论线路电气及相关接口信号。

因此 UART 逻辑引脚和 RS-232 线路之间，通常需要收发器完成电平转换，必要时包括反相。

RS-232 数据线采用反向的电压含义：

• 逻辑 1：负电压。
• 逻辑 0：正电压。

接收判决常以负于 −3V、正于 +3V 的相应有效区域区分，中间区域不能作为可靠的正常数据电平。TI 的 RS-232 接口说明

所以前面 UART 的“高电平空闲”，经过相应 RS-232 驱动后，可能在电缆上表现为负电压空闲，二者没有矛盾。

DTE、DCE 与联络信号

• DTE：计算机、数据终端。
• DCE：Modem 等数据通信设备。

讲义 DB9 常见信号：

4.36 若问规程特性，可按过程回答：

设备就绪、需要时请求发送、对方允许、按约定帧格式和速率交换数据、完成后撤销相应状态。具体握手是否使用，由连接方式和设备约定决定。

不要只写电压范围，那是电气特性。

几种标准的主线：

RS-485 常见两线半双工，也有相应四线全双工组织。不能把“RS-485”直接当成某一种完整报文协议。

**讲义说 RS-485“提供总线仲裁能力”，这个表述不准确。**RS-485 主要规定电气特性，哪个节点何时发送，需要另外的协议或控制机制安排。TI 的 RS-485 基础说明

差分电气接口，也不自动包含 I²C 那种逐位无损仲裁。

提高距离与可靠性的措施——4.59：

• 采用适合场景的差分传输；
• 降低速率，留出更大时序余量；
• 选择适当双绞线、屏蔽和布线；
• 在需要时做终端阻抗匹配，减少反射；
• 使用中继器，或改用其他适合长距离的介质和收发方案。

最大距离和最大速率不能同时取表中两个上限；负载、电缆和拓扑都会影响结果。

讲义某些距离换算和电气参数表有笔误，不建议把整张表逐项背下来。

为什么需要 Modem——4.55

针对讲义的电话线等带通信道：

原始数字基带信号需要转换成适合信道传播的调制信号，另一端再解调恢复数据。

Modem 就是调制器、解调器的组合。

这并不意味着一切远距离串行通信都必须使用电话 Modem。长距离也可以采用合适的差分收发器、光纤等方案。

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第四章 · 第 30 节

I²C：两根线如何接多个设备

两根信号：

• SCL：时钟。
• SDA：数据。

典型普通 I²C 使用开漏输出和上拉，正好利用前面的线与特性。

主机：

• 发起事务；
• 提供相应时钟；
• 发送目标地址和方向。

从机：

• 地址匹配后参与事务；
• 根据方向接收或发送数据。

同一设备是否支持主机、从机或两者，要看它的硬件功能；不是任何 I²C 器件都一定能任意切换角色。

4.60：I²C 没有每个从机一根 CS，怎样选择设备？

靠总线上发送的设备地址。

典型 7 位地址，加一位读写方向：

• R/W=0：主机写。
• R/W=1：主机读。

每个从机比较地址，匹配者响应。

因此：

SPI 常用独立片选线选设备；I²C 常在报文里发设备地址选设备。

设备地址与内部寄存器地址，必须分开

例如：

• 50H：选哪颗 EEPROM。
• 1234H：选这颗 EEPROM 内部哪个存储单元。

这是两层选择，不能混为一谈。

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第四章 · 第 31 节

I²C 状态、ACK/NACK 与多主机仲裁

普通数据传输遵守：

SCL 低时可以改变数据；SCL 高时保持数据稳定。

特殊的起始、停止条件例外。

正常发送每字节：

发送方发完八位后，必须释放 SDA，让接收方决定 ACK/NACK

读事务中：

• 数据由从机发送；
• 主机是接收方；
• 因此 ACK/NACK 由主机给出。

读到最后一个需要的字节时：

NACK 此时表示“我不再要下一字节”，不等于刚收到的字节有错误。NXP 原规范明确列出这一用途。I²C 规范

4.61 的状态关系，以及下面 EEPROM 示例，可以切换看：

状态图按以下含义读：

1. 空闲后建立 START。
2. 每位经历低电平准备 Q、高电平有效 D。
3. 八位后进入第九拍应答。
4. ACK 后可以继续下一字节。
5. 需要重新寻址、改变方向等时，可发 Sr。
6. 完成或不继续时，按相应流程发 STOP。
7. STOP 后回到空闲。

Sr 不要求先发 STOP，也不把事务中途交还为空闲。

多主机怎样仲裁？

多个主机可能同时发现空闲并开始发送。

某个主机：

• 想发送 1：释放 SDA。
• 却实际读到 0：说明另一个主机正在拉低。
• 它输掉本次仲裁，退出竞争。

因此：

发送方边发送边观察；低电平在电气上占优。

不是事先规定某个固定设备地址永远最高优先级，而是由竞争时实际发送的位序决定。

SCL 的线与连接还支持时钟同步；器件在允许的场景下可以通过保持 SCL 低电平延长等待，这就是时钟拉伸。具体控制器与器件是否支持，要看其实现。

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第四章 · 第 32 节

通过 I²C 读取 EEPROM：把一整个事务串起来

讲义的 24LC256：

假设：

• 七位设备地址为 50H；
• 内部单元地址为 1234H；
• 读取一个字节。

设备地址与方向拼成八位：

注意：

七位设备地址是 50H；A0H、A1H 是加上方向位后的线上地址字节。

随机读流程：

1. 主机发 START。
2. 主机发 A0H，先选择设备并使用写方向。
3. 从机 ACK。
4. 主机发内部地址高字节 12H，从机 ACK。
5. 主机发内部地址低字节 34H，从机 ACK。
6. 主机发 Sr。
7. 主机发 A1H，改为读方向。
8. 从机 ACK。
9. 从机发送指定单元数据。
10. 主机发 NACK。
11. 主机发 STOP。

为什么“读”前面还有一段“写”？

这里的写方向主要用来：

告诉 EEPROM 接下来要从哪个内部地址读取。

不是把用户数据写入那个单元。

上图切到 EEPROM 读，就能看到这两种地址和方向变化。

I²C 接口内部仍是熟悉的结构：

• 数据寄存器、移位寄存器；
• 地址比较；
• 控制、状态和时钟配置；
• 中断与 DMA 访问支持。

讲义 STM32 示例中的双地址、PEC 等是特定功能；不要把所有器件都必须有双地址或自动错误校验当成普通 I²C 的基本要求。

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第四章 · 第 33 节

SPI：独立片选、独立收发线、共同串行时钟

四类信号：

多从机时，一般：

• 共用 SCK；
• 共用 MOSI；
• 共用 MISO；
• 各有相应片选。

未选中从机通常应退出共享 MISO 的驱动，避免冲突。

SDO、SDI 是站在某个器件本身看输出、输入的叫法，连接时要看方向，不能脱离主从角色机械认成同一根名字。

SPI 能全双工，是因为同时有 MOSI、MISO 两条数据方向

每来一个时钟：

• 主机可发一位；
• 同时也可收一位。

因此主机要读数据，也通常需要继续提供时钟，MOSI 上可能发送命令、地址或占位数据。

CPOL、CPHA：决定什么时候更新、什么时候采样

• CPOL：时钟空闲电平。
• CPHA：在第一个还是第二个有效边沿采样。

可以切换波形：

CPHA=0 时，第一位需要在第一个采样边沿前准备好；后面按约定边沿更新和采样。

**讲义说 SPI 一律高位先传，不准确。**很多控制器可配置 MSB-first 或 LSB-first，双方需要一致。ST 的 SPI 培训资料

单个从机时也不能一概把 CS 永久接低：有些器件用 CS 边沿划分命令、复位移位状态或确定帧结束，应看器件要求。

SPI 内部同样包括：

• 发送、接收缓冲；
• 移位寄存器；
• 时钟分频；
• 控制、状态寄存器；
• 可选中断与 DMA。

讲义 STM32 图中的 TXE、RXNE、BSY，分别帮助软件判断发送缓冲、接收缓冲和传输状态。缓冲可写不代表整帧已在线路上结束，与 UART 的那一层区别相通。

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